ElectroYou

Salve a tutti ,
avrei a breve un esame di elettronica digitale , sono alle prese con lo studio dei flip flop e non riesco a capire dal libro in cosa consistono questi problemi di temporizzazione, riporto in allegato immagine del libro (P.Spirito) in cui sono fatti due esempi, uno relativo ad entrambi gli ingressi alti e viceversa.
Sarei veramente grato se qualcuno riuscisse a spiegarmi il motivo per cui l impulso di clock deve avere una durata compresa tra i 2Tp e i 3Tp (TAU ) per evitare inversioni successive.
Se posso fornire altre informazioni in merito alla spiegazione del libro sono piu' che disponibile pur di riuscire a comprendere questa problematica.
grazie mille

Ciao gennyior,
credo si riferisca ad un qualche particolare tipo di flip flop. In generale, per quanto riguarda la durata dell'impulso di clock, vi sono restrizioni verso il basso, non verso l'alto.
C'è qualche schema del flip flop a cui si riferisce il grafico?

ciao e grazie mille per la risposta, in allegato metto il flip flop a cui suppongo si riferisca anche se non esplicitamente indicato.
il libro la spiega cosi ( altra immagine ) indicando credo i due ingressi alti.

probabilmente alloara io non ho proprio chiaro il funzionamento del flip flop JK .
Puoi consigliarmi una fonte piu' chiara ? io sul libro l ho letta e riletta ma la trovo estremamente sintetica,
se non capisco il principio di funzionamento suppongo di faticare troppo per capire il resto.

Be' a me sembra chiaro.
Se S e R sono alti allora lo stato del clock si trasferisce pari pari a R1 o a S1, dipende da quale uscita è alta in quel momento.
Di conseguenza, se tieni il clock costantemente a 1, le due porte NOR iniziano ad oscillare ad una frequenza che dipende dai tempi di ritardo tra i loro ingressi e le loro uscite.. è il cane che si morde la coda .
Il motivo per cui in quelle condizioni oscillerebbero dovrebbe esserti chiaro. Prova a ragionare con S e R a 1, con il clock permanentemente a 1, con l'uscita Q al valore 1 e l'uscita Qnegato al valore 0 e verifica dove viene dirottato il livello 1 del clock e controlla se lo stato che ne deriva è compatibile con le condizioni di partenza.
Una volta compreso il fatto che oscillano appare ovvio che, se si desidera ottenere una sola transizione delle uscite, si deve garantire che la durata dell'impulso di clock sia compresa tra due limiti: quello inferiore per assicurare che l'impulso giunga ad essere attivo alle porte NOR, quello superiore per assicurare che a transizione avvenuta non sia ancora attivo, altrimenti avverrebbe una seconda transizione (o anche una terza, una quarta ecc.) perché le porte NOR oscillerebbero se il clock rimanesse permanentemente alto.

Se hai difficoltà a vedere che oscillano quando il clock è alto fammi sapere, fra poco però devo andare, se ne parla domani

puoi valutare se ho capito bene il principio del flip flop jk ?
cioè applicando le due porte and e reazionando le uscite succede questo :

quando gli ingressi J e K sono entrambi alti , quella tra le uscite che è alta abilita la porta and corrispondente mentre di conseguenza quella bassa disabilita l altra and,
quindi in questo modo il latch a valle non vede mai entrambi gli ingressi alti ma solo uno dei due , se infatti Qnegato è ALTA viene abilitato J' e viceversa.

ci sono fin qui ?

Riesci a vedere che questo circuito oscilla?
Questo circuito, anche se più semplice, è simile al tuo quando il clock è permanentemente alto.



Se risolverai questo indovinello riuscirai a vederlo.

Il re disse al condannato a morte: " ti do una possibilità: se mi dirai una frase che corrisponde alla verità verrai decapitato, se invece me ne dirai una che corrisponde alla bugia verrai impiccato"
Il condannato a morte riuscì a salvarsi.
Quale frase disse al re?

nessuna delle due ?

Spremi le meningi!
Ora devo proprio andare, hai tempo fino a domani

la risposta andava oltre le conoscenze del re , per cui non potette giudicare se fosse vera o falsa...proprio come nel mio caso