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Salve ragazzi, vorrei chiedere a voi dei pareri su degli esercizi di elettronica (purtroppo non ho le soluzioni).
Aprirò, come mi è stato consigliato tempo fa, una discussione per ognuno, spero di non fare casini.
Dunque qui riporto un esercizio sul MOS:

Disegnare sugli assi, in modo qualitativo, l’andamento del potenziale lungo il canale di un transistore NMOS, assumendo la tensione di soglia VTn = 0.7 V, VGS = 1,7 per tre valori della tensione VDS rispettivamente: a) 0,7 V, b) 1,0 V, c) 3,0 V.

Ho come l'impressione però che quegli andamenti non debbano essere lineari
E' giusto disegnarli così?

Grazie.

Hai mai visto grafici di questo tipo?

Sinceramente no, però mi suona strano.
Come fa il potenziale ad essere crescente nel primo tratto vicino al Source?
Si va da su S, fino a a su D, è una cosa sempre decrescente, no?

Grazie.

Proviamo a ragionare:

1) Cosa induce cambiamenti nel potenziale? Solo la tensione esterna applicata? (evidentemente se ti faccio questa domanda esiste un altro contributo da tenere in considerazione... quale?)
2) Descrivi cosa succede, nel canale, aumentando la tensione di gate
3) Descrivi cosa succede, nel canale, aumentando la tensione di drain

Aumentando la tensione di Gate aumenta la zona di svuotamento, quindi l'altezza del canale.
Aumentando quella di Drain il canale si deforma fino al massimo a strozzarsi presso il Drain.
Se si va ancora oltre il canale arretra ma gli elettori riescono comunque a raggiungere il Gate poiché la parte senza canale è una zona di svuotamento di una giunzione PN polarizzata in inversa.

Per la prima domanda non so cosa rispondere, illuminami per favore

Ci sono le cadute di built-in delle giunzioni p-n tra source/drain ed il canale.
Sussiste una d.d.p. indotta dalle giunzioni, a cui poi si sovrapporrà l'effetto del potenziale di gate (che immagina agire sul centro del canale) e di drain (che agisce dal lato destro, fino ad influenzare il potenziale al source se la tensione di drain è molto alta)

Tanto per cambiare mi sto impicciando le idee.
Ho provato a disegnarlo da solo ma viene esattamente il contrario.

Stavolta considero anche i potenziali delle giunzioni.
Se ci fossero solo quelli sarebbe:



Se aggiungo una ddp tra gate e source, sto alzando il potenziale presso il Gate, non abbassandolo
Quindi tipo così:



Non voglio proseguire aggiungendo la tensione Gate-Source, altrimenti faccio altri errori.
Già a questo punto dove sta l'errore?

Ianero ha scritto:Se aggiungo una ddp tra gate e source, sto alzando il potenziale presso il Gate, non abbassandolo

Che tu decida di rappresentare il potenziale oppure l'energia, la rappresentazione è la medesima a meno del segno, dunque che i grafici vengano con la pancia in su oppure in giù non cambia molto, dipende solo da cosa vuoi rappresentare. Concettualmente è lo stesso.
(chiaramente devi essere coerente con la rappresentazione, anche la caduta di built-in va indicata correttamente mettendo ad un livello più alto la zona p rispetto alla zona n, oppure viceversa, a seconda che rappresenti il potenziale o l'energia potenziale)

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Se applichi una tensione di gate, questa come si manifesta sul canale? L'accoppiamento capacitivo tra il metallo di gate ed il canale avviene solo nella zona di source, come hai rappresentato tu?

anche la caduta di built-in va indicata correttamente mettendo ad un livello più alto la zona p rispetto alla zona n, oppure viceversa, a seconda che rappresenti il potenziale o l'energia potenziale)

No aspetta, il potenziale elettrico interno del diodo è maggiore dal lato N

Attenzione, bisogna capire di che esame si tratta. Se è un esame di elettronica generale (es. analogica o digitale) difficilmente sono trattati nel dettaglio argomenti quali bande di energia, giunzioni PN etc, quindi forse l'andamento del potenziale richiesto è molto ma molto qualitativo.

Prima di rispondere, di che esame si tratta?