ElectroYou

Salve a tutti Stavo svolgendo un esercizio che mi ha mandato un po' in difficoltà,ecco perché vorrei un vostro aiuto,qualora fosse possibile Devo realizzare la funzione logica A+BCD (la funzione è tutta negata) e dimensionare rispetto al Cmos di riferimento in modo che il ritardo medio di propagazione deve risultare pari a quello dell'invertitore di riferimento diviso 2,ossia la metà .
Il problema sorge in questo punto,non riesco a capire che ragionamento devo fare per dimensionare,avevo pensato di dividere le dimensioni di ogni transistor per 2. Ma non sono sicuro . Vi allego, il mio svolgimento..

Attenzione che hai girato i PMOS al contrario. Cosi lo schema dovrebbe essere corretto:



Ciao,
Simo

Grazie della risposta,ma in che senso girato al contrario? ho trovato solo quel simbolo per i PMOS su fidocad..

Sono girati al contrario perché, per i PMOS, hai collegato il terminale di Source dove dovresti collegare quello di Drain.



Con Fidocadj il componente si gira con R. E si specchia con S.

EDIT:

Se si vuole evitare possibili confusiuoni, si possono usare i simboli digitali:



In questo caso dovrebbero essere sottointesi quali sono Source e Drain per ambi i tipi di MOS.

Ciao,
Simo

Non si smette mai di imparare Mi sai dire di più sulla seconda questione?

Cesc99 ha scritto:Mi sai dire di più sulla seconda questione?

Cosi su due piedi no. Mi dispiace.

Però questa frase, almeno io, non l'ho capita:

Cesc99 ha scritto:dimensionare rispetto al Cmos di riferimento in modo che il ritardo medio di propagazione deve risultare pari a quello dell'invertitore di riferimento diviso 2

Cosa intendi per "il CMOS di riferimento" ?
CMOS è il nome dell'architettura (che fa uso di MOSFET complementari P ed N, da qui il nome).
Volevi dire "MOS di riferimento" ? In questo caso, quale sarebbe ?
Stessa domanda per "l'invertitore di riferimento".

Secondo me non sei stato molto chiaro. Forse se ti spieghi meglio (magari con qualche conto in LaTeX) qualcuno potrà dire di più.

Ciao,
Simo

Scusami,hai ragione..non sono stato preciso. Allora le dimensioni dell'invertitore CMOS di riferimento è 2/1 per i transistor della rete di pull down,mentre 5/1 quelli della rete di pull up.

Ti do solo una indicazione di massima su come procedere. I dettagli dipendono da cosa vuole il prof, come lo ha spiegato a lezione... ad esempio se considera le capacita` di ingresso del circuito, se considera le capacita` di uscita del MOS oppure solo quelle di carico...

Il ritardo di un blocco dipende dalla resistenza che il blocco fa a caricare in fretta la capacita` di uscita. Per avere una carica e scarica simmetrica bisogna fare in modo che i possibili percorsi abbiano tutti la stessa resistenza.

Per avere l'uscita alta devi avere in conduzione il pmos A e uno dei tre pomos B C e D. Il che vuol dire che la resistenza di carica e` nel caso peggiore data dalla somma delle resistenze di due pmos.

Per la scarica invece puoi avere la conduzione attraverso l'nmos A oppure attraverso la serie dei tre nmos B C e D.

Allora per avere sempre lo stesso tempo di discesa devi avere che la resistenza dell'nmos A deve essere uguale a quella dei tre nmos B C e D in serie. Quindi gli nmos B C e D devono essere larghi tre volte tanto A. E due pmos in serie devono dare la stessa resistenza di un nmos, e quindi saranno probabilmente larghi 6 volte l'nmos A, perche' ci sono due dispositivi in serie ed essendo dei p conducono di meno.

Questa e` una analisi per avere lo stesso tempo di salita e discesa massimo. Il tempo di salita e discesa e` anche legato al tempo di propagazione, ma dipende da come e` stato definito a lezione. Non so che cosa intenda con tempo medio, non c'ero in classe

Se il MOS di riferimento ha W/L per l'n pari a 1 e W/L per il p pari a 3, vuol dire che per l'nmos A devi avere W/L=2 in modo da avere meta` resistenza e quindi per B C e D nmos deve essere W/L=6. Poi procedi sulla stessa strada per i pmos.

NB: potrebbe essere tutto sbagliato, perche' buona parte dei problemi di esame sono definiti dal testo e dalle convenzioni piu` o meno implicite definite dal docente durante il corso.

IsidoroKZ ha scritto: ...buona parte dei problemi di esame sono definiti dal testo e dalle convenzioni piu` o meno implicite definite dal docente durante il corso...

Mi permetto di rimarcare questa parte in quanto ho notato che ciò è spesso ignorato o non tenuto nella giusta considerazione dagli studenti che chiedono aiuto sul forum

Grazie della risposta,prima di tutto :) Allora per quanto riguarda il dimensionamento del CMOS ragionando sul percorso peggiore è quello che ho fatto e che corrisponde a ciò che tu hai scritto Non capisco perché tu voglia dimezzare la resistenza,quindi moltiplicare per due i rapporti d'aspetto.A che relazione ti stai attenendo? A intuito,se la resistenza è doppia c'è minore "opposizione" e di conseguenza maggiore "velocità" non minore "velocità". Un discorso molto semplicistico,ma era solo per trovare una logica..