ElectroYou

Ciao a tutti , sto studiando i Registri a Scorrimento Parallelo sul Manu - Kime . L'esame è di Elettronica per Ingegneria Informatica.

Sono arrivato al punto nel quale è spiegato l'uso di un ingresso Load , per inibire il Clock e quindi lasciare invariate le uscite dei flip flop . Il libro la chiama tecnica del Clock Gating





Ma per inibire il cambiamento dello stato del Flip Flop ,C non andrebbe tenuto a 0 ?
Nella figura quando il load è a 1 C agisce normalmente , mentre quando è a 0 , C =1

I flip flop caricano il nuovo valore sul fronte di salita del clock. Quando load è a 1 (faccio notare che to load in inglese significa proprio caricare), la porta OR che comanda C lascia passare il segnale di clock. Quando load è a 0, il primo ingresso della porta OR è sempre a 1 e quindi l'uscita C sta semrpe a 1. Non essendoci fronti di salita sull'uscita C, i flip flop non caricano nulla.

ti faccio notare la criticità del segnale di Load che dovrà essere generato da un elettronica apposita che ne eviti la commutazione in istanti troppo vicini ai fronti di salita del clock, per evitare violazioni dei tempi di setup dei flip flop.

Il Flip flop in figura non sarebbe un Latch D ?
Quando C sta a 1 e io cambio il valore di ingresso , lo stato ( e quindi l'uscita ) potrebbe cambiare ...
I conti mi porterebbero se il FLip Flop fosse di tipo Master Slave

themagiciant95 ha scritto:Il Flip flop in figura non sarebbe un Latch D ?

No, è un flip flop di tipo D.
Vedi il trinagolino all'ingresso del clock? Significa edge-sensitive (si potrebbe provare a fare una goffa traduzione in italiano... "sensibile al fronte", ma sembra la storia di uno che ha problemi psicologici in trincea). Se fosse un latch lì ci sarebbe un rettangolino.

obiuan, in realtà load non può avere glitches per tutta la durata del semiciclo positivo del clock. È un'architettura abbastanza schifosa. Molto meglio sarebbe stato l'uso di FF con ingresso enable che sono sensibili a commutazioni solo durante i setup e hold times, rendendo l'enable tanto (poco) critico quanto qualsiasi altro segnale dati.

Boiler

Dovrebbe essere una cosa di questo genere ?

boiler ha scritto:...in realtà load non può avere glitches per tutta la durata del semiciclo positivo del clock. È un'architettura abbastanza schifosa....