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Ciao a tutti. La settimana scorsa ho sostenuto un colloquio, nel quale mi è stato chiesto di esporre le conoscenze sul MOS. Ho iniziato con l'invertitore CMOS, specificando il suo uso nell'elettronica DIGITALE. Ho disegnato l'invertitore CMOS, ho spiegato il funzionamento dicendo che le soglie dell'NMOS e del PMOS erano uguali in modulo. Sinceramente non ricordavo esattamente il motivo, ma ricordavo che era cosi. L'intervistatore mi ha detto che i due MOS non hanno le soglie uguali, altrimenti non funziona nulla. Tornando a casa, ho controllato vari riferimenti, tra cui il libro usato all'uni (Rabaey) e ho visto che le soglie sono uguali per massimizzare i margini di rumore (sfortunatamente non ho trovato la matematica/fisica che ci sta dietro, per cui l'affermazione mi è rimasta un po' appesa...). Quindi ho ipotizzato le seguenti cose:
1) l'intervistatore si è sbagliato
2) l'intervistatore si riferiva a qualche altra applicazione (analogica?), ma questo presuppone che non abbia ascoltato quando io ho detto l'uso in elettronica digitale dell'inverter CMOS
3) l'intervistatore ha volontariamente fatto un affermazione sbagliata per vedere se ero preparato per ribattere e difendere la mia affermazione.

Aldilà della motivazione, mi interesserebbe sapere le implicazioni, visto che come dicevo non ho trovato delle speigazioni esaurienti. Io ho ipotizzato che se le soglie non sono uguali in modulo, durante la transizione tra uno stato e l'altro entrambi i MOS sono spenti e il nodo di uscita si troverà in uno stato floating, più suscettibile quindi ad accoppiamenti capacitivi e altri disturbi (crosstalk ecc). L'intervistatore mi ha chiesto cosa succede in questa fase di transizione, io gli ho detto correttamente che il nodo è floating ma non ho proseguito con il ragionamento (fatto poi a mente fredda a casa), forse si aspettava la prosecuzione del ragionamento, per poi confermare quindi che la mia affermazione iniziale era corretta; questo magari avvalora l'ipotesi (3).

Secondo voi è quello il motivo per cui le tensioni di soglia sono uguali in modulo? O c'è altro?

Se le tensioni di soglia non sono uguali in modulo non capita che il nodo di uscita e` floating, basta che la tensione di alimentazione sia maggiore della somma dei moduli delle due tensioni di soglia.

hai ragione...dimentica per un attimo il modulo, mi sa che mi sono incartato nella spiegazione.
Supponiamo che lo swing d'ingresso sia 0-5 V. Supponiamo che l'NMOS ha soglia 4 V e il PMOS ha soglia 1 V. Tra 0 e 1 V, il PMOS conduce perché la tensione di ingresso è minore della sua tensione di soglia, e l'uscita va a livello logico alto (il PMOS collega l'uscita a Vdd). Tra 4 e 5 V, l'NMOS concude perché la tensione di ingresso è maggiore della sua tensione di soglia, e l'uscita va a livello logico basso (l'NMOS collega l'uscita a massa). Tra 1 e 4 V entrambi i MOS sono spenti, il nodo di uscita è floating.

Secondo me l'ipotesi paventata dall'intervistatore non ha un senso nell'elettronica digitale: l'unica cosa che mi viene in mente è limitare il consumo di potenza statica derivante dal path conduttivo diretto Vdd-massa nel caso in cui entrambi i MOS conducono, ipotesi che si fa più probabile se le soglie di conduzione sono uguali...

Non mi pare: lo schema cui faccio riferimento e`



Se l'ingresso e` fra 4V e 5V e` acceso l'NMOS. Se l'ingresso e` fra 0V e 4V e` acceso il PMOS, con una tensione gate-source minore di -1V, quindi in conduzione. A 3V di ingresso la VGS del PMOS vale -2V e quindi in conduzione.

Ma io ho scritto Vtp = 1 V, mentre nel tuo schema Vtp = -1 V

Essendo un PMOS ha la tensione di soglia negativa, e quando la VGS diventa piu` negativa della soglia il transistore si accende.

Ci sono anche dei PMOS con soglia positiva, sono quelli a canale preformato che sono sempre accesi e si spengono se si mette una VGS piu` positiva della soglia.

giusto...allora per replicare la condizione di floating, per Vin = 3 V, dovrebbe essere Vtp = -4 V, corretto? La Vgs è -2 V, che è inferiore in modulo a -4 V e quindi il PMOS non conduce. Per l'NMOS non cambia niente, non conduce e quindi entrambi sono spenti e Vout è floating.

comunque credo di aver trovato la spiegazione sul Rabaey del perché. La cercavo nelle formule, quindi nel posto sbagliato. Come ipotizzavo, è a causa del rumore:

In steady state, there always exists a path with finite resistance between the output
and either VDD or GND. A well-designed CMOS inverter, therefore, has a low output
impedance, which makes it less sensitive to noise and disturbances. Typical values
of the output resistance are in kohm range.

Se le due tensioni di soglia sono di +4V e -4V, la tensione di alimentazione deve essere di almeno 8V, vedi messaggio [2].

Nel Rabaey si considera la tecnologia a 0.25 micrometri e le tensioni di soglia dovrebbero essere 0.43V per l'NMOS e 0.4V per il PMOS, quindi non sono esattamente uguali

IsidoroKZ ha scritto:Se le due tensioni di soglia sono di +4V e -4V, la tensione di alimentazione deve essere di almeno 8V, vedi messaggio [2].

vero, altrimenti non riuscirei mai ad accenderli...hum a questo punto mi chiedo se la condizione in cui entrambi i MOS siano spenti sia replicabile