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Misurando l'uscita di una porta nand al variare di un ingresso nell'intervallo [0,5 V] con l'altro ingresso fisso a 5 V



e successivamente tenendo fisso l'altro ingresso



si ottengono le seguenti caratteristiche



la discrepanza tra le curve ottenute misurando al variare dei due diversi ingressi, è da attribuirsi alle differenze fisiche degli inverter costituenti la porta?

È da attribuirsi alle differenze fisiche tra i mosfet costituenti la porta

Grazie, avevo proprio bisogno di questa conferma.

Non è dovuto all'effetto body?

Bello e interessante!

C'é proprio molta differenza per due gate, auspicabilmente idenrici. realizzati contemporaneamente, con lo stesso processo, sullo stesso wafer a pochi μm di distanza.... riesci a fare un po' di statistica?

Gli altri NAND nello stesso chip? Magari altri IC stesso lotto e anche altri, magari produttori diversi?

Stokes ha scritto:Non è dovuto all'effetto body?

Non vedo come potrebbero esserci differenze di effetto body tra le due configurazioni...

Avevo tralasciato di dirlo, ma anche per me questi esperimenti e i loro risultati sono interessanti .

GuidoB ha scritto:Non vedo come potrebbero esserci differenze di effetto body tra le due configurazioni...

Purtroppo non ho fidocad sottomano, però se l'NMOS collegato a massa è già acceso, si comporta più o meno come una resistenza di degenerazione in serie al source dell'altro NMOS che sto cercando di accendere, quindi a causa dell'effetto body la tensione di soglia di quest'ultimo aumenta e di conseguenza la caratteristica si sposta leggermente verso destra.

Aaaah, c'è effettivamente un'asimmetria tra le due configurazioni a causa dei due MOS in serie, dipendendo da quale dei due è acceso...

Forse hai ragione. Io ho ricordi talmente vaghi che mi astengo dal fare ulteriori ipotesi.

Potrebbero non essere differenze fisiche tra i mosfet ma asimmetria delle due condizioni di funzionamento. Mi scuso per il parere frettoloso e mi preparo a cospargermi il capo di cenere...

L'indagine si fa sempre più interessante

Sì senza dubbio è così, mi sembra solo strano, ma in effetti non ne so molto di IC digitali, che non ci siano due semplici invertitori a monte della vera cella NAND come ad esempio qui in un 4011

Direi che in questo caso il guadagno a monte dell'asimmetria dovrebbe essere sufficiente a cancellarne gli effetti esterni.

Comunque credo proprio sia una differenza di soglia "sistematica", legata all'architettura interna, non credo proprio possa essere una dispersione di processo.

Per questo mi interessava l'analisi statistica