ElectroYou

Nel tentativo di aiutare un utente in un altro 3d, mi sono trovato a tentare di ottimizzare un circuito a pass transistor. Solo che la simulazione con LTSpice mi da un risultato di cui non mi capacito, e vorrei capire perché. Nell'immagine allegata, M4,M5 ed M6 sono NMOS, tutti gli altri sono PMOS.
La mia idea generale era quella di usare la normale logica a pass transistor per i singoli prodotti AND, dove il secondo transistor in serie serve a rendere floating l'uscita per non creare conflitti alto/basso dei singoli prodotti. Con solo questa logica l'uscita 0 sarebbe impossibile da ottenere, così ho aggiunto i transistor M4,M5 ed M6 che dovrebbero portare l'uscita bassa quando A,C e D sono 0.
Il problema è che ciò non accade! La simulazione, in quel caso, porta outF a 4,3 V. I modelli dei transistor sono molto semplici, con |Vt|= 0.7 V.
La cosa strana è che se si disconnette outF e guardo solo l'uscita di M4, il valore in uscita è 0; Non capisco quel 4.3 V da dove esca se poi riconnetto tutto a outF, visto che i transistor M1,M2 ed M3 sono disabilitati.

Qualche idea in merito?

nessuno?

di base mi chiederei cosa succede non avendo messo nessuna resistenza di limitazioni tra i vari MOS, non ottieni un bel corto? per esempio portando alto sia A che D che C.

saluti.

un corto tra cosa? (se intendiamo la stessa cosa per corto: io intendo un path diretto tra alimentazione e massa)
Se A,C e D sono alti, i PMOS M1, M2 ed M3 dovrebbero essere spenti, isolando tutti gli altri ingressi...quindi non c'è nulla che possa connetter outF a 5V...di contro gli NMOS M4,M5 ed M6 dovrebbero essere attivi e quindi collegare l'uscita outF a massa. Alla fine non è nient'altro che un pull-down in logica CMOS statica.
Sicuramente ci sarà un errore nella simulazione del circuito che ho fatto, ma non riesco ad individuarlo, così a logica mi sembrea assurdo che per A,C,D = 5V l'uscita outF sia diversa da 0V.

si forse M2 esendo un P è aperto, mi viene il dubbio che sia collagto con drain a +V però sbaglio?

saluti.

no, non sbagli, il PMOS M2 ha il drain collegato a +5V, e il segnale A alla gate, in maniera da riprodurre la parte di logica !A. Se A=1, il PMOS è spento e i 5V isolati dall'uscita; se A=0, PMOS attivo e l'usita va a +5V.
Non riesco a capire l'errore...

deltax ha scritto:no, non sbagli, il PMOS M2 ha il drain collegato a +5V, e il segnale A alla gate

a me pare che qua ci sia qualcosa che non va.
Se il MOS-P lo colleghi con il drain a +5V mi pare sbagliato, il MOS P per quanto ne so, (non ne ho mai usati), deve essere polarizzato con il + sul source, così come il MOS-N deve essere collegato con il - sul source, collegato così come hai fatto tu non so come si comporterà.

fai una prova con un resistore pull-down senza altri componenti e vedi come lavora.

saluti