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Buonasera, volevo alcuni chiarimenti su come strutturare una rete di interfacciamento in particolar modo tra invertitore ttl e CMOS.
Sugli appunti è scritto che il problema di questo collegamento è dato con l'uscita alta della porta TTL, che non è abbastanza grande per portare in interdizione il pmos. Fin qui mi trovo. Il problema viene risolto utilizzando una resistenza esterna di pull up collegata al uscita della ttl e all'alimentazione.
Dice che quando l'uscita è alta, questa resistenza non è attraversata da corrente, porta la tensione al valore di alimentazione, ma perché?
Inoltre, dovrei risolvere anche il problema che dice:
"Dimensionare la rete di interfaccia in modo che la uscita bassa della porta ttl sia Vol=0.2 V e Voh=5V.
Potreste aiutarmi a capire quale approccio seguire per risolvere questo problema ?

Disegna in FidoCadJ lo schema interno dello stadio di uscita della porta ttl. Poi dovresti anche riportare le caratteristiche di uscita della porta ttl. L'ingresso della porta cmos non assorbe praticamente corrente e quindi non influenza il problema.