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Ciao gente, sono bloccato su un esercizio di elettronica digitale che mi richiede di dimensionare i fattori di forma dei transistor in una rete FCMOS in modo da limitare a un valore max il tempo del transitorio in uscita.

Da quel che ricordo da un corso di elettronica digitale, si può facilmente dimostrare che (considerando il transitorio al 90%) il tempo di transizione da livello logico alto a basso o viceversa è pari a 2.2 per la costante di tempo della rete, Req che moltiplica C.

Dunque avendo nota la capacità di uscita e il tempo limite che non deve essere superato, ho trovato tramite formula inversa la Req. A questo punto ho notato che sia per la rete di pull-up che per quella di pull-down, il caso peggiore è dato da 3 MOS in serie. Dunque ho fatto Req/3 per trovare la resistenza che deve avere ogni MOS. A questo punto sono bloccato, come faccio da tale R a ottenere un fattore di forma ?

Probabilmente sto sbagliando tutto dall’inizio

Di seguito allego la consegna dell’esercizio per maggiore chiarezza, il punto in questione è il 4.

Nessuno può aiutarmi ?
Ho davvero cercato ovunque e visto diversi video su YouTube che spiegano tutto sui ritardi, logical effort, electrical effort e così via.... a livello teorico mi sembra di aver capito, ma quando si tratta di fare esercizi pratici come questo mi blocco facilmente. Cioè finché si tratta di un inverter tutto ok, poi quando le cose si complicano un po’ non so come procedere.
Per favore aiutatemi