ElectroYou

Un saluto a tutti,
Sto cercando di modellare in vhdl una macchina a stati finiti per un esercitazione di calcolatori elettronici.
Ho diversi file ma in tutti ho un errore di compilazione su un costrutto when, ad esempio in questo:

Codice: Seleziona tutto

library ieee;
use ieee.std_logic_1164.all;

entity reg8 is
   port (
      CLK, RESET : in std_logic;
      load : in std_logic;
      D : in std_logic_vector(7 downto 0);
      Q : out std_logic_vector(7 downto 0)
   );
end reg8;

architecture s of reg8 is
begin
   Q <= (others=>'0') when RESET='1' else
       D when rising_edge(CLK) and load='1';
end s;

mi dice:

Codice: Seleziona tutto

near ";": expecting: ELSE

riferito alla riga dove assegno D.

Il secondo errore ricorrente che ho sta nella dichiarazione dei componenti, ad esempio qui:

Codice: Seleziona tutto

   component ctrlunit is
   port (
      CLK, RESET : in std_logic;
      DATAIN : in std_logic;
      CALC : in std_logic;
      READY : out std_logic;
      OK : out std_logic;
      loadA : out std_logic;
      selA : out std_logic;
      loadONES : out std_logic;
      selONES : out std_logic;
      LSB_A : in std_logic;
      zA : in std_logic
      );
   end component;

nella prima riga mi da

Codice: Seleziona tutto

near "is": expecting: END

Per compilare uso Modelsim 5.7 e ho visto in internet che per questo genere di errori consigliano di compilare in vhdl 93 ma le opzioni di compilazione sono grigie e non cliccabili, come faccio a compilare in vhdl 93 ?

Grazie a tutti

Ciao,
ho provato a compilare il tuo codice e non mi risulta nessun errore per la prima parte. Per la parte di dichiarazione del component il costrutto sembra a posto. Io uso modelsim versione 6.5b brandizzato Altera, che puoi trovare qui. Magari è solo utile disporre di una versione più aggiornata del programma.
Ciao!

Ciao grazie per la risposta
ho risolto installando la tua versione di modelsmi (trovata da un fornitore di fiducia )

Di nulla!