ElectroYou

Salve a tutti volevo chiedervi un aiuto sulla simulazione con Modelsim, in particolare, se scrivo un listato Verilog di testbench su Xilinx, come faccio a simulare il testbench con modelsim?

E un' altra cosa, come scrivo il tilde (~) su Xilinx?

Rettifico, ho risolto tutto a parte la questione del tilde, qualche consiglio per quello? Mi serve per negare purtroppo.