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Low power Multiplier

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[11] Re: Low power Multiplier

Messaggioda Foto Utentewruggeri » 24 ott 2018, 17:05

IsidoroKZ ha scritto:Ma siamo sicuri che tutta quella roba consumi di meno del moltiplicatore da solo?


Io non lo sono, e per la cronaca tutto quell'accrocchio di porte logiche che ho proposto non mi piace neanche in termini di gestione della potenza (come ho accennato al nostro richiedente nel mio primo post)... ma per quanto ne so la sua domanda di un "moltiplicatore disattivabile" potrebbe avere motivi didattici, quindi ho pensato che avesse senso rispondergli e magari fargli vedere qualche circuitino :mrgreen:
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[12] Re: Low power Multiplier

Messaggioda Foto Utenteboiler » 29 ott 2018, 10:49

blaise92 ha scritto:in presenza di almeno un ingresso nullo, non faccia la moltiplicazione e quindi sia low power


Questa che "niente moltiplicazione \Rightarrow low power" è un'inferenza quantomeno ballerina.

Ha ragione Foto UtenteIsidoroKZ.

Prima di tutto bisogna chiedersi quale sarà il target. È una FPGA? È un ASIC? Che processo verrà usato per realizzare l'ASIC?
Il low power non viene definito dall'architettura in sè. A dipendenza del processo usato la dissipazione avviene principalmente dinamicamente (processi con feature size elevata o con gate high-k) o staticamente (processi miniaturizzati). Ovviamente l'approccio per ridurre il consumo deve essere diverso nei due casi. Se il consumo è dominato dalla componente di leakage, si cercherà di ridurre il numero di gates (o comunque di gates alimentati). Se il consumo invece è principalmente dinamico si farà clock-gating.

In ogni caso, per avere un buon risultato va divisa la logica di controllo (quella che rileva la presenza di uno zero in ingresso) dalla logica di calcolo:



Se la logica di controllo rileva la presenza di uno zero in ingresso, il registro al centro non cambia stato (enable disattivato). È importante però che nella sua parte inferiore (non affetta dal segnale di enable) il segnale di controllo venga propagato in ogni caso: è quello che dice al registro d'uscita di prendere il risultato della logica combinatoria o di restituire uno zero in uscita.

È uno schema di principio, che non è detto possa essere implementato così com'è (ci sono collegamenti diretti FF-FF che possono portare a violare la condizione di hold). Inoltre attenzione che il rst dei FF di solito è asincrono. In questo caso non è un problema, ma se modifichi lo schema, tienine conto. Tieni anche conto del consumo del clock distribution tree, che potrebbe facilmente superare quello della logica. In tal caso sarebbe indicato fare clock gating.

In questo caso riduciamo il consumo dinamico, se vuoi ridurre quello statico devi avere celle adatte e metterle in sleep.

Saluti Boiler
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