Cos'è ElectroYou | Login Iscriviti

ElectroYou - la comunità dei professionisti del mondo elettrico

Modello clock feedthrough problema

Elettronica lineare e digitale: didattica ed applicazioni

Moderatori: Foto Utenteg.schgor, Foto UtenteIsidoroKZ, Foto UtenteBrunoValente, Foto Utentecarloc

0
voti

[1] Modello clock feedthrough problema

Messaggioda Foto Utenteingmarketz » 9 giu 2016, 15:10

salve a tutti, volevo un vostro commento sul modo di modellare il clock feedthrough di un NMOS nel libro john martins "Analog integrated circuit design" il testo e' in allegato. Il libro vuole modellare il clock feedthorugh per esempio in un circuito come un tipico sample and hold: ingresso, switch (NMOS), capacita', buffer.
Quindi tira fuori un modello a due capacita' , dove poi viene detto che una puo' essere considerata come la overlap capacitance e l altra la storage capcitance o hold capacitance. Non capisco perche' non tenga conto della tensione rimane su la hold capacitance che e' poi la Vin dopo l'apertura dello switch.
Faccio notare che nell allegato ovvero sul libro, la Vin non e' lingresso del sample and hold ma e' il clock che guida lo switch.
La stessa analisi la svolsi, alla triennale dalla quale pero' ottenni una formula che dipende anche dalla tensione di ingresso del sample and hold. Voi che dite?

clock feed.PNG
Ultima modifica di Foto Utentealev il 9 giu 2016, 15:38, modificato 1 volta in totale.
Motivazione: Corretto refuso nel titolo
Avatar utente
Foto Utenteingmarketz
155 1 2 6
Stabilizzato
Stabilizzato
 
Messaggi: 364
Iscritto il: 23 nov 2011, 23:49

Torna a Elettronica generale

Chi c’è in linea

Visitano il forum: Nessuno e 52 ospiti