Mobilità effettiva portatori MOSFET

[deltax]

ah bhè, se la domanda era quella mi pare ovvio che il grafico si riferisca alle mobilità dei portatori maggioritari, quindi elettroni nel caso di drogaggio N e lacune nel caso di drogaggio P. Che è poi quello che Ianero ha detto nei post [8] e [10].

Rimane comunque il fatto che quanto detto da OP nel post [7] mi sembra sbagliato, ok forse lui voleva fare un esempio di portatori maggioritari/minoritari, ma in un NMOS gli elettroni non si muovono nella sacca P (body), se escludiamo ovviamente le correnti di saturazione inversa dei diodi drain-body e source-body, ma si muovono nel canale che, in forte inversione, è un canale di tipo N

[DrCox]

Anche perché a volte ci sono droganti combinati, sia accettori che donatori, che poi in somma magari si comportano come un donatore ma la presenza dell'accettore influisce lo stesso sulla mobilità.

In minima parte. Non avrai mai una sacca a drogaggio elevato di un certo tipo senza essere prima passato dal drogarla con il tipo opposto. Non perché non si possa ottenere una cosa del genere, ma semplicemente perché nel processo produttivo ti ritrovi prima ad aggiungere un certo tipo di drogaggio a bassa concentrazione per avere le zone a bassa concentrazione di cui hai bisogno, poi aggiungi concentrazione più alta in alcune zone, eccetera.
Provo a spiegartelo meglio con questo semplice schemino (giusto per farti capire l'idea, non sto mostrando il vero processo di fabbricazione del MOS, se ti interessa posso comunque riportartelo in un altro post), come si realizzerebbe una struttura tipo questa?

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Partiamo da un semiconduttore p:

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Aggiungo del drogaggio n

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aggiungo altro p

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aggiungo altro n

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Il fatto di avere una regione n in cui prima hai fatto un drogaggio p in realtà non cambia granchè, anche perché tipicamente si parla di differenze di concentrazione di ALMENO 2 ordini di grandezza.

mobilità.jpg

Le due curve superiori sono curve di mobilità di elettroni, la curva inferiore è una curva di mobilità di lacune.

A questo punto lui di conseguenza chiede: e allora nei grafici a quale reticolo ci si riferisce?

A nessuno dei due. NON è la mobilità degli elettroni in un materiale bulk (né elettroni in un materiale bulk p-type, né di elettroni in un materiale bulk n+), si tratta di una mobilità efficace in uno strato di inversione.

[deltax]

A questo punto lui di conseguenza chiede: e allora nei grafici a quale reticolo ci si riferisce?

A nessuno dei due. NON è la mobilità degli elettroni in un materiale bulk (né elettroni in un materiale bulk p-type, né di elettroni in un materiale bulk n+), si tratta di una mobilità efficace in uno strato di inversione.

interessante. Puoi spiegare meglio questo concetto? perché così, a naso, direi che non c'è differenza tra considerare uno strato di inversione e un materiale drogato dello stessa tipologia, a patto che ovviamente il campo elettrico del primo caso generi nello strato di inversione la stessa concentrazione di elettroni (lacune) liberi di quelle generate da un apposito drogaggio N (P). Cioè fintantochè si hanno portaotri maggioritari, non ha importanza se stai considerando uno strato di inversione N (P) o un materiale N (P). Questo però cozza un po' con il fatto che la mobilità è composta da due termini, uno relativo alle impurità e uno relativo al reticolo; mentre per la componente delle impurità quello che ho detto dovrebbe essere giusto, per il reticolo invece si dovrebbero avere due situazione diverse da uno strato di inversione N su materiale P o direttamente su un materiale N (o forse no, visto che il drogaggio non modifica le proprietà fisiche, essendo tre ordini di grandezza inferiore rispetto alla concnetrazione di atomi intrinseca del silicio? Quindi in questo caso lo scattering dovuto a reticolo sarebbe indetico... )

In ogni caso ti chiedo da dove deduci che la mobilità è riferita ad uno strato di inversione perché non sembra sia cosi ovvio...anzi, leggendo per esempio lo Sze a me pare ovvio che si riferisca alla mobilità dei portatori maggioritari di un pezzo di silicio drogato dello stesso tipo (elettroni su silicio drogato N, per esempio)

[DrCox]

Se la cosa non ti convince, pensa anche solo allo scattering da surface roughness all'interfaccia con il dielettrico di gate (che è un ulteriore meccanismo di scattering, oltre a quello del bulk, che riduce la mobilità rispetto ad una struttura bulk...)

[nordest]

Grazie mille per le vostre risposte. Scusate se intervengo così in ritardo, avevo altri impegni.

A nessuno dei due. NON è la mobilità degli elettroni in un materiale bulk (né elettroni in un materiale bulk p-type, né di elettroni in un materiale bulk n+), si tratta di una mobilità efficace in uno strato di inversione.

Di questo sono convinto anche io adesso anche se non conosco benissimo la fisica che ci sta dietro ma ho visto come si fanno i conti e poi ho parlato con uno che neanche lui conosce bene questo discorso ma mi ha detto che i grafici in realtà non indicano la mobilità in un MOSFET perché si applicano solo per silicio drogato semplice ma la mobilità del canale MOSFET è quella del silicio "invertito" che in pratica è molto più bassa.
Per quanto riguarda i conti ho visto che la mobilità che si usa nelle equazioni dei transistor è approssimabile ad esempio in un nMOS, con body drogato da oppure da come negli schemi di DrCox ma con trascurabile, viene fuori che:


In pratica è la metà della mobilità degli elettroni nel Silicio drogato con fosforo alla concentrazione di atomi di boro che abbiamo nel bulk. Non so quanto sia grossolana l'approssimazione. Vi sembra giusta? E' che purtroppo non ho una spiegazione a riguardo.

Altra cosa che volevo aggiungere:
dai tuoi schemi DrCox sono rimasto sorpreso delle giunzioni "p" attorno a gate e source, non mi sembrano sufficientemente larghe. Quando si forma il canale n passa anche per una regione n. Funziona bene lo stesso senza dare problemi?

[DrCox]

dai tuoi schemi DrCox sono rimasto sorpreso delle giunzioni "p" attorno a gate e source, non mi sembrano sufficientemente larghe. Quando si forma il canale n passa anche per una regione n. Funziona bene lo stesso senza dare problemi?

Come avevo indicato, forse non abbastanza chiaramente, quegli schemi erano un puro esercizio didattico, con regioni n e p messe a caso, solo per far passare il messaggio di come si possa drogare con un donore una regione già drogata da un accettore. Quello NON E' ASSOLUTAMENTE IL PROCESSO DI FABBRICAZIONE CMOS.

Già che lo chiedi, ora ti becchi la soporifera spiegazione di come si fa CMOS.

Parti da un substrato p e crei le SHALL TRENCH ISOLATION, che sono delle zone di "separazione" per separare diversi device. Già da questo primo step hai bisogno di una maschera litografica.

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Come secondo step, metti un photoresist e crei la n-well:

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Togli il photoresist:

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Aggiungi il photoresist e forma la p-well

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Togli il photoresist:

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Deposita il polisilicio / ossido di gate

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Elimini il polisilicio dove non ti serve (il polisilicio ti serve per il gate, quindi lo togli dalle altre parti) facendo etching:

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Fino a qui abbiamo usato 3 maschere litografiche (una di isolamento, una per la n-well, una per il gate).
Ora dobbiamo realizzare source e drain.
Creiamo le estensioni S/D per l' nMOS (ci serve una maschera per esporre solo l'area attiva). Questo è un doping leggero (diciamo 10^17)

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e per il pMOS uguale

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Poi aggiungi degli Spacer (essenzialmente ossido, nitruro)

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(ho saltato uno step per farla semplice, per ottenere questa struttura prima depositi il dielettrico su tutta la superficie, poi usi degli attacchi anisotropi in verticale per restare con questa struttura).

e fai una nuova impiantazione nel nMOS, n++ (diciamo 10^18)

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nota che nello stesso step impianti anche del n++ sul pMOS per fare da contatto

e nel pMOS analogamente

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Poi hai uno step di "salicidation" per formare i contatti, con metalli tipo TiSi2, oppure CoSi2.

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Prepari la realizzazione dei contatti:

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e fai i contatti (metal-1):

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ecco qua il tuo invertitore CMOS...

[deltax]

DrCox se quello giallo è l'ossido, hai dimenticato di aprire le finestre in corrispondenza dei source e dei drain...
Inoltre TiSi2 e l'altro non sono metalli, sono siliciuri

[DrCox]

l'ossido, hai dimenticato di aprire le finestre ...
Inoltre TiSi2 e l'altro non sono metalli

grazie

[nordest]

Bella la spiegazione grazie! Si ho letto male io il post.

Visto che siamo arrivati a questo punto vorrei chiedervi una curiosità: vorrei capire quanto di questo si fa in Europa e quanto in Asia in un'azienda europea per quanto riguarda il layout. Diciamo che la progettazione dei circuiti integrati analogici, (forse anche digitali non so) si fa ancora in tante aziende europee, però la fabbricazione? Di solito come funziona cioè hanno anche tutti gli strumenti per la produzione dei chip quindi a partire dal wafer fino al chip pronto nel package? Oppure hanno una sorta di mini catena che consente di produrre solo un prototipo e dopo il resto viene fatto in Asia? O è un mix delle due cose? E qual è la tendenza secondo voi?
Perché so che certi circuiti tipo schede forse quando sono più complesse se le fanno stampare direttamente in Cina o altri paesi vicini, anche se le progettano qui.

[DrCox]

Perché so che certi circuiti tipo schede

Non confondiamo le cose. Un discorso è progettare una scheda, un discorso è progettare un chip.

Di aziende che ti facciano schede ne trovi quante ne vuoi in tutti i continenti, alcune più valide altre meno, alcune più economiche altre meno, alcune che riescono a fare cose spinte (via-holes molto stretti, tracce molto sottili, ...) altre no. Il mercato è florido.

Fare chip è tutt'altro discorso, necessita di avere delle cleanroom (strutture speciali con bassissimi livelli di contaminazione) di un certo tipo con processi di fabbricazione tipo quello mostrato nel post qua sopra (in realtà molto diversi, ma fermiamoci qua per ora).
Se parliamo del mondo della ricerca, ci sono università con le loro cleanroom non troppo spinte, e possono permettersi di realizzare dei chip/strutture particolari. Ma non stiamo di sicuro parlando dei noti tecnologici CMOS più avanzati.

Una azienda che fa un chip, sia esso un ASIC digitale o un chip analog/mixed-signal, si rivolgerà ad aziende terze per farselo fabbricare. I player mondiali sono davvero pochi, ma dipende dal nodo tecnologico in questione. Più spinte sono le performance (più avanzato è il nodo tecnologico) meno aziende sono in grado di farlo.
Tra i player principali ci sono Intel (stati uniti), TSMC (taiwan), Samsung (Korea), SK Hynix (Korea), Global Foundries (stati uniti), UMC (Cina). Se ci concentriamo solo su quelli che sono in grado di lavorare dal nodo 14nm in poi, ci restringiamo solo ad Intel, TSMC, Global Foundries, UMC, Samsung.
Dai pure un'occhiata a questa wiki: https://en.wikipedia.org/wiki/List_of_s ... ion_plants

In Europa ormai è da parecchi anni che non si fanno fab nuove, si parla di costi di avviamento ENORMI (miliardi), per essere praticamente matematicamente spazzati via dal mercato prima ancora di iniziare. Non solo in Europa, anche altrove nessuno va a pensare di aprirsi una nuova fab per competere con questi mostri. Aziende grandi del calibro di Qualcomm, Broadcom, AMD, NVIDIA, Xilinx, NXP... sono tutte aziende fabless.
Unica eccezione europea è Infineon, che ora investe quasi 2 miliardi per farsi una nuova fab a Villach (Austria), essenzialmente specializzata sui loro prodotti power.