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Implementazione MOS funzione logica

Elettronica lineare e digitale: didattica ed applicazioni

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[1] Implementazione MOS funzione logica

Messaggioda Foto Utentedadduni » 18 ago 2019, 12:49

Salve a tutti,
rispondendo al post di Foto Utentekyrgios92 mi sono messo a pensare a tutti i modi che conosco per implementare la funzione da lui richiesta ossia (A + {B}\times{C}) (senza la negazione).

Il primo metodo banale sarebbe implementazione CMOS con 8 transistor (3 pullUp + 3 pullDown + 2 nella not).
La logica sarebbe statica, sarebbe simmetrico per pullup e pulldown, ma si usano pMos e una not.

Si potrebbe togliere il pullUp a pMos e farlo con una resistenza. Si dissipa potenza di cortocircuito quando il pullDown è attivo, bisogna dimensionare in maniera intelligente la resistenza per avere un tempo di salita accettabile, e di resistenze ne servirebbero 2: una per la funzione negata, e l'altra per la not.

Il metodo che a me veniva in mente per fare questa funzione in maniera più rapida è di usare i pass-transistor.
Non è sicuramente il metodo richiesto dal professore dell'utente, ma con 4 nMos si risolve tutto senza negazioni (introducendo però altri problemini a margine).



Voi avete altri metodi più intelligenti di implementare questa funzione logica?
Ultima modifica di Foto Utenteclaudiocedrone il 19 ago 2019, 0:58, modificato 1 volta in totale.
Motivazione: Latex... :)
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