diodo uscita eeprom

[simo85]

da datasheet l'uscita MISO della e2prom risulta essere in alta impedenza quando essa è alimentata.

Mah... Ed il datasheet?

[franticEY]

eccolo

http://ww1.microc**p.com/downloads/en/d ... 22065c.pdf

[carloc]

Potrebbe essere una cosa del genere

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

[franticEY]

si immaginavo anche io una cosa del genere.
Penso che la stessa cosa possa accadere sugli ingressi (Gate del MOS questa volta) mandando in conduzione i diodi di clamp, giusto?

[franticEY]

questo approccio sembra risolvere il problema

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

evidentemente quando la vcc è appesa il miso rimane in HiZ e il pull-up lo porta su.

Effettivamente mi ero dimenticato di indicare il fatto che spento per me significava portare la vcc a massa

scusate

[simo85]

portare la vcc a massa

[PietroBaima]

Non credo che tu così risolva il problema, perché quel diodo non impedisce al pull up di alimentare la EEPROM, che assorbendo corrente farebbe vedere all'FPGA un livello basso. Mi chiedo se tu non possa cavartela semplicemente disabilitando la EEPROM con il suo CS e lasciando il pull-up all'ingresso, senza togliere fisicamente alimentazione.

[PietroBaima]

Spero volesse dire di togliere l'alimentazione alla EEPROM mettendo il suo pin di Vcc a massa. Non sono andato a vedere il data sheet della EEPROM in particolare, ma facendo una cosa del genere con le vecchie porte logiche si corre il rischio di danneggiarle, qualora si ponga un ingresso ad uno logico in assenza di alimentazione.

[simo85]

Ad ogni modo questo è un bel cortocircuito tra Vcc e Gnd.

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

Io credo che la domanda manca di informazioni as usual.

12 post per un datasheet, non si sà come è configurata la MISO, non si sà come è configurato il pin della FPGA.. Non so, sarà una mia impressione..

[franticEY]

il collegamento rosso non c'è era per rappresentare lo switch