NE555 bistabile

[C0rt0Circuit0]

Salve, ho realizzato su breadboard un circuito bistabile usando un NE555N.
Ho seguito questo schema:



Unica modifica che ho fatto è collegare tra 5 e GND un condensatore perché ho letto che aiuta a compensare i disturbi di elettronica.

Vorrei capire bene il funzionamento del flip-flop. Il mio dubbio è sulla tabella di verità in quanto quelle che ho trovato riportano S e R ma non R1. Mi sto basando sullo schema a blocchi trovato su wikipedia.


Questo invece dovrebbe essere lo schema riportato sul datasheet:


Se non ho capito male il primo comparatore, evidenziato in giallo, essendo il pin 6 collegato sempre a GND e trovandosi l'altro capo a 2/3 Vcc, da sempre LOW in uscita quindi R=0. Dovrebbero lavorare solo il comparatore evidenziato in rosa e il reset (R1). Quando premo il pulsante collegato al PIN 2 dovrebbe risultare S=1 quindi Qn=0 cioè dovrei avere in uscita dall'integrato 0. Nella realtà ho invece lo stato high. Nella tabella di verità però non è contemplato R1. Come dovrei calcolare l'uscita dell'integrato?

[g.schgor]

In realtà è più semplice:
Un segnale "zero" sul trigger (pin2) abilita il SET del FlipFlop
mandando ad "uno" l'uscita (pin3), mentre un segnale "zero"
sul RESET (pin4) m manda a "zero" l'uscita.

[ibra]

Ne approfitto per una domanda: quando 3 va a zero, anche 7 va a GND?

[g.schgor]

Sì, il pin7 (Discharge) serve normalmente per scaricare
il condensatore esterno che controlla la temporizzazione.

[C0rt0Circuit0]

In realtà è più semplice:
Un segnale "zero" sul trigger (pin2) abilita il SET del FlipFlop
mandando ad "uno" l'uscita (pin3), mentre un segnale "zero"
sul RESET (pin4) m manda a "zero" l'uscita.

Si ho verificato che funziona così ma non ho capito il perché.
Il flip flop non dovrebbe controllare l'uscita di entrambi i comparatori?
Oppure non c'è un'uscita negata e quindi devo considerare Q+ e non Qn+?

S R Q+ Qn+ Descrizione
0 0 Nc Nc Nessuna Commutazione (LATCH)
1 0 1 0 Set
0 1 0 1 Reset
1 1 - - Combinazione non valida

[g.schgor]

Stavo appunto aggiungendo che l'ingresso Threshod (pin6)
non viene utilizzato in questa configurazione,
in cui il RESET è diretto (su R1)

[C0rt0Circuit0]

Stavo appunto aggiungendo che l'ingresso Threshod (pin6)
non viene utilizzato in questa configurazione,
in cui il RESET è diretto (su R1)

In questa configurazione è valida la tabella di verità indicata nel post precedente?

[Pixy]

Quando premo il pulsante collegato al PIN 2 dovrebbe risultare S=1 quindi Qn=0 cioè dovrei avere in uscita dall'integrato 0. Nella realtà ho invece lo stato high.

ciao C0rt0Circuit0
Vedo che alcuni dubbi ti sono già stati risolti da g.schgor
Quest' ultimo, sull' uscita Out trovi il livello alto perché l' ultimo integrato che vedi è un buffer invertente.
Pertanto all' entrata di questo buffer trovi 0 di Qn . Questo livello basso viene invertito all' uscita e così sul pin Out ti trovi il livello alto

Si ho verificato che funziona così ma non ho capito il perché.
Il flip flop non dovrebbe controllare l'uscita di entrambi i comparatori?
Oppure non c'è un'uscita negata e quindi devo considerare Q+ e non Qn+?

S R Q+ Qn+ Descrizione
0 0 Nc Nc Nessuna Commutazione (LATCH)
1 0 1 0 Set
0 1 0 1 Reset
1 1 - - Combinazione non valida

QuiC0rt0Circuit0 si capisce ben poco, perché non è il flip flop che controlla le uscite dei comparatori.

Nel latch del 555 è presente solo l' uscita negata Qn e questo segue le leggi di tutti i latch S-R che mi sembra tu ne abbia compreso il funzionamento
Quando la tensione di entrata del pin invertente del comparatore rosa è minore di 1/3 Vcc al pin Set del latch è presente il livello logico 1 e pertanto setta il latch stesso e porta l' unica uscita Qn a livello logico basso.
Sull' uscita Out del 555 pertanto ci sarà il livello logico alto perche Qn è stato invertito dal buffer di uscita.
Sulla base del BJT ci sarà il livello basso pertanto quest' ultimo è interdetto.

Quando la tensione sullo stesso pin supererà 1/3 Vcc questo comparatore rosa applicherà un livello basso al Set del latch, ma niente cambierà.

Quando, invece, la tensione salirà oltre i 2/3 Vcc, e il pin trigger e il pin treshold sono collegati insieme, o comunque sul pin treshold sarà applicata una tensione superiore ai 2/3 Vcc, allora il comparatore giallo manderà il pin R del ltch a livello logico 1 e pertanto quest' ultimo si resetterà, mandando l' uscita Qn a livello logico alto.
a questo punto l' uscita Out del 555 si porta bassa perché Qn è stato invertito dal buffer di uscita.
alla base del BJT avremo il livello alto di Qn e pertanto il transistor andrà in conduzione

[C0rt0Circuit0]

Quando premo il pulsante collegato al PIN 2 dovrebbe risultare S=1 quindi Qn=0 cioè dovrei avere in uscita dall'integrato 0. Nella realtà ho invece lo stato high.

ciao C0rt0Circuit0
Vedo che alcuni dubbi ti sono già stati risolti da g.schgor
Quest' ultimo, sull' uscita Out trovi il livello alto perché l' ultimo integrato che vedi è un buffer invertente.
Pertanto all' entrata di questo buffer trovi 0 di Qn . Questo livello basso viene invertito all' uscita e così sul pin Out ti trovi il livello alto

Quindi sarebbe così?


Da come scrivi Qn+ sta prima del buffer invertente e quindi l'uscita che devo considerare della tabella è Qn (pin3).

Io all'inizio avevo interpretato, leggendo questa fonte (http://s21.postimg.org/ai4898prb/image.png[/b]) che fosse così: Qn+ (uscita negata) cioè quella effettiva.



No mi tornava infatti quindi quello che leggevo col tester: pin 3 high, quando pin 2 a gnd cioè S=1.

Vi ringrazio tutti per i chiarimenti e la pazienza.

[BrunoValente]

Io all'inizio avevo interpretato...

Forse non conosci il significato di alcuni simboli, in particolare nei circuiti logici il cerchietto rappresenta una negazione, quindi il cerchietto che si vede in uscita al flip-flop sta ad indicare che quell'uscita, che normalmente dovrebbe andare ad 1 per effetto dell'attivazione del set, invece a valle di quel cerchietto risulta negata, quindi a valle del cerchietto va al contrario di come va a monte, cioè va a 0 per effetto dell'attivazione del set e a 1 per effetto dell'attivazione reset.

In ingresso al buffer c'è un altro cerchietto, significa che il segnale negato da quello precedente subisce una seconda negazione prima di entrare nel buffer e quindi torna ad essere non negato.

Questa doppia negazione, apparentemente inutile se guardiamo solo l'uscita al pin 3, in realtà serve per avere disponibile un segnale idoneo a pilotare la base del transistor con il verso giusto: il transistor chiude il collettore (pin 7) verso GND quando "la base va a 1", perciò se vogliamo che questo avvenga quando l'uscita al pin 3 è a 0 occorre che la base del transistor venga pilotata con un segnale invertito rispetto a quello in uscita.