latch e macchine a stati?

[claudios96]

Non riesco a capire una cosa, mi ci sto chiudendo da gironi; il nostro prof ci ha detto che illatch non può essere utilizzato per le macchine a stati perché contiene al suo interno un circuito "rigenerativo" con 2 inverter; quando il clock è alto, lo stato quindi oscilla due volte e l'uscita dipende da quando tiro giù il clock; a me sinceramente non torna, i segnale prima di andare all'uscita passa per entrambi gli inverter, quindi l'uscita dovrebbe essere corretta

[claudios96]

Scusate non so perché non mi adatta l'immagine, sta a questo link http://i66.tinypic.com/ionqqf.jpg

[Flamber]

Immagina che a t=0, hai S=1 ed R=1. Se al tempo t=t1 entrambi gli ingressi commutano contemporaneamente ed hai S=0 ed R=0, che succede? Riesci a calcolare l'uscita?

[claudios96]

mm non riesco a ricollegare bene questo nello schema del nostro prof; R e S sappresentano E e D?

[claudios96]

il problema forse è che se il mio dato in ingresso cambia rapidamente, quindi prima è 0, poi 1, poi di nuovo 0 ecc. io non so quale valore memorizzo perché non so di preciso quando si abbassa il clock?E' l'unica cosa sensata che mi viene da pensare, perché il fatto degli inverter non lo capisco

[Candy]

Secondo me invece c'è un problema a monte. Stai generalizzando attorno ad un problema specifico che hai omesso, o io non vedo.
La tua affermazione è generica o riferita a qualcosa di specifico?

[claudios96]

la mia domanda è perché il latch non può realizzare macchine a stati, il mio prof dice perché il segnale oscilla e io non ho capito perché oscilla, se perché il dato in ingresso può cambiare più volte o se perché il dato passa per i 2 inverter

[Candy]

Siccome tra latch e flip-flop esistono molte soluzioni circuitali, con una serie di nomi di riconoscimento, sarebbe il caso di dire a quali latch si riferisce il problma.

[claudios96]

il latch come ce lo ha fatto il prof è in questo link qui http://i66.tinypic.com/ionqqf.jpg, purtroppo questo professore non ha un cavolo di libro di riferimento, ha fatto il corso alla lavagna, ogni volta sta a noi capire se ha sbagliato lui in classe o se ci sta una logica che non capiamo

[Brianz]

Quello nel disegno è una possibile implementazione a livello di MOS (ma non certo l'unica) di un D-latch.
perché dovrebbe oscillare?
A me risulta che si possano creare problemi di metastabilità e uscita "caotica" solo se il clock non rispetta il Tsetup e il Thold del dato.