Sono, grazie a quel grande Uomo dal nickname
Leggendo il datasheet e confrontando le informazioni in esso contenute con il template creato ad hoc per la suddetta scheda mi sono imbattuto in una (sicuramente apparente) contraddizione.
La frequenza del quarzo è 12 MHz e la frequenza che deve arrivare al PLL è 4 MHz. Quindi la prima deve essere divisa per 3. Sul datasheet (pag. 41, tabella 3-5) la divisione per tre, per mezzo dei bit PLLDIV[2:0] viene codificata come 101, mentre nel file di configurazione compare l'assegnazione PLLDIV = 3.
Come avvengono queste assegnazioni? In teoria per configurare il registro non avrei dovuto assegnare a PLLDIV 5 (101)?
Grazie a tutti!
Datasheet

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