Flip-flop JK: problemi di temporizzazione

[BrunoValente]

Booo, io queste cose non le ho mai studiate a scuola e con i nomi mi confondo, se mi fai vedere lo schema ti dico come funziona.

[gennyior]

eccolo

[BrunoValente]

In questo caso il clock può rimanere alto o basso quanto si vuole, lo stato delle uscite può variare soltanto durante il fronte di discesa del clock.

Se J e K sono alti allora le uscite si invertono ad ogni fronte di discesa del clock.

Quando il clock va alto succede che M diventa come Qnegato e Mnegato diventa come Q, quando poi il clock va basso Q diventa come M e Qnegato diventa come Mnegato, quindi le uscite si invertono ogni volta che il clock va basso.

[gennyior]

Durante il fronte di discesa del clock le uscite variano proprio perché l invertitore pone il clock in ingresso al circuitito SLAVE come un 1 giusto ? per cui il primo circuito risulta disabilitato ed il circuito diventa a sè pilotato dagli ingressi M e Mnegato , ma il secondo circuito non essendo reazionato è paragonabile ad un semplice flip flop SR con porte nand quindi un latch sincronizzato ?

[BrunoValente]

Sì, più o meno..credo si possa dire così

[gennyior]

pero' nel latch sr con porta nand nella situazione in cui entrambi gli ingressi sono bassi si verifica la metastabilita' , perché se questo è paragonabile cio' non si verifica ?

[BrunoValente]

Perché in questo caso mi pare non sia possibile che vadano entrambi gli ingressi a 0

[gennyior]

e a cosa è dovuta questa differenza ?

[BrunoValente]

Se le uscite Q e Qnegato sono sempre complementari, ti pare possibile che le uscite nelle porte Nand a tre ingressi possano essere entrambe basse?

[gennyior]

Chiaro , perdonami, l'avevo considerato in tutti i sensi un latch SR quindi staccato completamente dal circuito di master, errore mio .

Ti ringrazio ancora molte per la disponibilita' .