Circuito start-stop contatore

[BrunoValente]

BrunoValente..il circuito che hai disegnato assomiglia molto a quello che ho disegnato io solo che usa una xor dopo, ma la teoria di mettere i segnali in ingresso al clock è la stessa...

non so da quale angolazione lo stai guardando ma per me l'xor è un dettaglio poco significativo e il circuito mi sembra profondamente diverso dal tuo.

[kevinpirola]

E in cosa la vedi questa "profondità" ? I segnali in ingresso sono usati come clock, ci sono 2 JK, le uscite dei due vanno negli ingressi dell'altro.... più o meno sono simili...

[boiler]

ma devo farlo il logica discreta

Come preferisci, ma non riesco a far uscire le vocine dalla mia testa che chiedono "perché?".

perché dopo 8 ore di prove con generatori di frequenza sfasati di 0,001 Hertz il circuito che ho progettato io non è andato in pappa

Descrivi nel dettaglio il setup del test.

Logic Analyzer

Queste due parole e il concetto di "deve costare centesimi" fanno a botte.
Se nel prodotto finito ci andrà qualcosa d'altro invece del logic analyzer, dillo che magari puoi farsi carico lui del lavoro.
Se nel prodotto finito ci andrà proprio il L.A., chissenefrega del paio di euro in piú o in meno... E probabilmente con un triggering furbo puoi fare a meno di tutta la logica esterna.

P.S. mi puoi linkare la cpld che dici?

Per la tua applicazione probabilmente basta la piú piccola di questa famiglia:
http://www.altera.com/literature/hb/max ... ndbook.pdf

Riguardo alla FSM, semplifichi di molto la vita di chi deve guardarsela se invece di darci l'hardware ci dai la definizione degli stati (stato 1: a che valori nei FF corrisponde?) e il diagramma di passaggio degli stati.

Boiler

[BrunoValente]

E in cosa la vedi questa "profondità" ? I segnali in ingresso sono usati come clock, ci sono 2 JK, le uscite dei due vanno negli ingressi dell'altro.... più o meno sono simili...

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

A me le differenze sembrano evidenti anche solo guardando gli schemi!

Dal mio punto di vista comunque le vere differenze non vanno cercate nel numero di componenti o nella loro tipologia.. non è mia abitudine valutare un circuito "tanto al peso".

Per me le differenze vanno cercate nel pensiero che c'è dietro al progetto e, nel nostro caso, ti assicuro che c'è davvero una bella differenza ..spero solo non mi sia sfuggito qualcosa: ovviamente non l'ho provato.

Di menticavo di dire che, nel caso le frequenze di A e di B siano diverse, nel mio circuito va posta attenzione al verso: il segnale a frequenza maggiore va applicato in B.

Nel mio circuito il numero di impulsi fornito in uscita è proporzionale al tempo che passa tra il fronte di salita di A e il primo fronte di salita di B successivo a quello di A, non dipende dal duty cycle dei due segnali, non dipende dai fronti di B successivi al primo che dovessero presentarsi all'interno del periodo di A e il massimo valore misurabile si estende fino ad un tempo corrispondente ad un intero periodo di A...Nel tuo circuito invece?

[kevinpirola]

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

Ridisegnandolo così, vedo una differenza che tu confronti le uscite dei due FF con una xor, io invece riporto l'uscita in ingresso.

Nel mio circuito il numero di impulsi fornito in uscita è proporzionale al tempo che passa tra il fronte di salita di A e il primo fronte di salita di B successivo a quello di A, non dipende dal duty cycle dei due segnali, non dipende dai fronti di B successivi al primo che dovessero presentarsi all'interno del periodo di A e il massimo valore misurabile si estende fino ad un tempo corrispondente ad un intero periodo di A...Nel tuo circuito invece?

Nel mio circuito fa esattamente la stessa cosa tranne per il fatto che se il fronte d'onda del segnale B capita mentre A è ancora alto dà problemi. Ovviamente non ho detto che sono uguali, e il tuo schema risolve questo problema, però a me sembrano simili e con la stessa idea di base....

[BrunoValente]

Effettivamente, ridisegnandolo così..

[kevinpirola]

Ecco era solo una questione di disegno allora.

Tornando all FSM. Testata su simulink funziona, su breadboard NO. Ho controllato più e più volte i collegamenti etc ma non c'è verso.

questo è lo schema della macchina:

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

e questa invece la tabella di verità, gli stati sono stati denominati arbitrariamente 00,01,11,10.

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

Questi invece i risultati della rete combinatoria:

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

Qualche commento?

[boiler]

Qualche commento?

Un problema che vedo (e forse non è il solo) è schematizzato qui:

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

Se accendi la macchina o la resetti allo stato 1 nel punto indicato dalla prima freccia, essendo A = 0 passa subito allo stato 2.
Al momento in cui A passa ad un livello logico alto, essendo B già alto, la macchina passa direttamente a 4, poi a 3 e torna a 1, tenendo il tuo segnale d'uscita alto per esattamente due cicli del clock a 20 MHz, quindi per 100 ns.

Il problema sono quei don't care sui segnali che credi non siano rilevanti in quel momento. Lo sono!
E comunque io passerei ad usare la detezione di fianco, non quella di livello.

In generale, se invece di scrivere "non funziona" scrivi cosa non funziona, quale è il problema o i sintomi che osservi, ti si può aiutare meglio.

Boiler

[kevinpirola]

Non funziona perché l'uscita sta sempre alta, se invece inverto il segnale A con Anegato e gioco un po' con i set/reset, riesco a farla funzionare, ma con il problema che se il fronte di salita del segnale B avviene mentre A è alto non lo becca, e si collega a quello successivo.

perché non mi fai un esempio di quella che hai pensato tu, visto che ci sto girando intorno ma non riesco a capire come intendi tu?

[boiler]

perché non mi fai un esempio di quella che hai pensato tu, visto che ci sto girando intorno ma non riesco a capire come intendi tu?

Nessuna garanzia di funzionamento, sta a te testarla:

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

I clock dei FF è a 20 MHz, così come quello della FSM.

Manca la condizione di reset, aggiungila tu.

I FF a sinistra sono i synchronizer (metastabilità).
I FF a destra generano un ritardo sul segnale per poter rilevare il fronte confrontando il segnale prima e dopo.

Il passaggio da wait a count avviene quando viene rilevato un fronte positivo sul segnale a 1 Hz e il segnale a 50 Hz è basso.
Il passaggio da count a stop avviene quando viene rilevato un fronte positivo sul segnale a 50 Hz (se vuoi puoi aggiungere una seconda condizione che triggera il passaggio quando il segnale a 1 Hz torna basso, segno che il segnale a 50 Hz era assente).
Il passaggio da stop a wait avviene quando il segnale a 1 Hz torna basso.

Come esercizio aggiuntivo, dimmi quale è il problema (teorico) con i collegamenti in blu e perché (in pratica) non è un problema... se stai attento... a cosa?

Boiler