Schema circuitale CMOS di una funzione logica

[Fire91]

Buonasera ragazzi. Vi chiedo se qualcuno potrebbe aiutarmi a risolvere questo esercizio in cui data la funzione logica , si chiede di implementare il circuito CMOS statico che realizzi la funzione data. Dopodiché occorre stabilire le combinazioni degli ingressi che producono le commutazioni HL ed LH dell'uscita di caso peggiore, infine occorre dimensionare ciascun transistor affinché i tempi di propagazione LH ed HL siano uguali e che la (W/L)N eq = 2/1 (vedi traccia.jpeg).
La funzione logica l'ho semplificata come ed il circuito CMOS è quello nel file rete.jpeg. Considerando la rete PDN, affinché essa sia equivalente ad un transistor con (W/L) = 2/1 ho dimensionato la lunghezza di canale di ciascun NMOS ad 1/5, in modo che 5 NMOS in serie abbiano lunghezza totale pari ad 1. Inoltre gli NMOS in parallelo li ho dimensionati con larghezza unitaria, cosicché il loro parallelo sia equivalente ad un NMOS con W=2. Per concludere, affinché i tempi di commutazione HL ed LH siano gli stessi ho tenuto conto della minor mobilità delle lacune rispetto agli elettroni applicando una (W/L)P eq = 6/1, cioè la larghezza di canale del PMOS equivalente 3 volte superiore a quella di un NMOS.
E' corretto questo procedimento? Grazie a tutti!