Risoluzione porta logica cmos

[deltax]

sbagli perchp non consideri il fattore 1/2 che compare nella formula della corrente di saturazione dei MOS.
EDIT: nel mio post in quella formula ho fatto un typo, ho scritto 1/1 ma è ovviamente 1/2 (il risultato è giusto ed è come se avessi scritto 1/2)

[jahas]

1/2 è compreso nel K :)

[deltax]

mi spiace ma su due testi di riferimento, Il Sedra e il Rabaey, il termine 1/2 non è computato né all'interno di K né all'interno di K'.

[IsidoroKZ]

Se qualcuno respira per me, volentieri . Ho ancora una settimana incasinata, poi dovrebbe andare meglio.

[DrCox]

La soluzione corredata di simulazione circuitale è già stata proposta, dunque non mi ripeto. Provo piuttosto ad avere un approccio didattico per enfatizzare la metodologia di analisi.

Il problema consiste nel determinare il tempo di carica del nodo di uscita attraverso la serie di tre pMOS.
Quando si ha a che fare con questo tipo di problemi, ci si può sempre ricondurre alla situazione di dover studiare la carica/scarica di un carico tramite un invertitore con dimensionamento equivalente (i.e., un invertitore in cui la dimensione del nMOS e del pMOS è tale per cui la conducibilità dei transistor è equivalente alla conducibilità di una configurazione più complessa di transistori, nel caso specifico la serie di tre pMOS).

Consideriamo dunque il semplice invertitore.
La metodologia per il calcolo del tempo di salita ti è già stata proposta da deltax. Di base si tratta di risolvere un'equazione differenziale eguagliando la corrente nel pMOS alla corrente nella capacità. Durante il primo tratto del transitorio il pMOS è in saturazione (facilmente verificabile) e si ha dunque un transitorio a corrente costante. Successivamente, passa in regione lineare.
Nel tratto in saturazione, parti da ed arrivi a . Nel tratto in regione lineare parti da ed arrivi a dove con si indica la tensione a cui il transitorio di salita si considera esaurito, nello speficico

Il tempo di salita complessivo assume una forma del tipo (stiamo ancora parlando dell'invertitore, se qualcosa non ti è chiaro meglio rivedere l'invertitore prima di studiare circuiti CMOS più complessi):


semplificabile come:


dove

E questo è il transitorio 0-90%.

- Cosa comporta considerare come punto di partenza il 10% invece di 0%?
- Cosa comporta considerare la serie di 3 pMOS al posto di un singolo pMOS?



Per concludere:

bisogna risolvere un integrale un po’ laborioso che io ho risolto con Wolfram Alpha.
ps

Non dirmi che hai davvero usato Wolfram per risolvere quell'integrale lì :)
Indizio: sviluppo di Heaviside --> logaritmi

[deltax]

Non dirmi che hai davvero usato Wolfram per risolvere quell'integrale lì :)
Indizio: sviluppo di Heaviside --> logaritmi

Esattamente 9 anni che non risolvo integrali "didattici", in cui rientra anche quello. Ricordavo vagamente un metodo di scomposizione in fratti in cui alla fine si ottiene qualcosa del tipo a/(x+b) + c(x+d), i cui integrali sono immediati e sono appunto dei logaritmi, ma sinceramente non ricordavo bene il metodo e visto che i calcoli non tornavano non vedevo perché farlo a mano

Più che altro avrei una domanda (curiosità) per te: secondo te la differenza tra il calcolo esatto e l'approssimazione con Req, che da un errore del 30%, è dovuto a valori troppo alti di Vdd, o questo è un errore "tipico"? A me 30% sembra abbastanza alto come scarto, ma vorrei il parere di qualcuno più esperto.


Riguardo la tua domanda delle conseguenze di condensare 3 pMOS in un singolo pMOS, come dicevo nel post iniziale, si vanno a non considerare i nodi interni, ottenendo quindi situazioni migliorative/peggiorative a seconda della configurazione. Ad esempio in una transizione basso-alto in cui si ha il primo nMOS del pull-down attivo, la rete di pull-up deve caricare sia il nodo di uscita sia il nodo di qel nMOS, risultando in un ritardo addizionale. Questo fenomeno è ignorato quando ci si riporta all'inverter equivalente.

[DrCox]

Più che altro avrei una domanda (curiosità) per te: secondo te la differenza tra il calcolo esatto e l'approssimazione con Req, che da un errore del 30%, è dovuto a valori troppo alti di Vdd, o questo è un errore "tipico"?

La Req è facile da calcolare in regione lineare. Quanto vale secondo te in saturazione?

in una transizione basso-alto in cui si ha il primo nMOS del pull-down attivo, la rete di pull-up deve caricare sia il nodo di uscita sia il nodo di qel nMOS, risultando in un ritardo addizionale. Questo fenomeno è ignorato quando ci si riporta all'inverter equivalente.

Questo è vero qualora si consideri anche una specifica topologia per il pull-down. Per il problema specifico non è indicata la topologia del PD (non per forza deve essere il duale del Pull-Up), dunque non possiamo fare altro che trascurare eventuali effetti di carico introdotti dal PD stesso.
Trascurando dunque ul pull-down, quali sono i problemi nel considerare il transistor equivalente per il pull-up? Una transizinoe 010 -> 000 è uguale ad una transizione 111 -> 000 per il pull up? Direi che è questa la domanda fondamentale su cui ragionare.

[deltax]

La Req è facile da calcolare in regione lineare. Quanto vale secondo te in saturazione?

la resistenza in saturazione vale zero perché lambda = 0, il MOS si comporta come un generatore di corrente ideale.

Il mio dubbio più che altro era relativo all'errore che si ottiene approssimando con Req e facendo i calcoli giusti. Andando a spulciare ancora un po' nella teoria, ho visto che la formula che ho usato è applicabile per transizioni da Vdd a Vdd/2, per cui non andava bene nel nostro caso.
Tuttavia per curiosità ho provato a fare un calcolo con la corrente media in zona di saturazione, per evitare di risolvere l'integrale.
Ho considerato la corrente iniziale in zona di triodo (per 0.7 V) e quella in zona finale (2.97 V), ho fatto una media della corrente e poi ho applicato la formula della carica di un condensatore. Così si ottiene 758 ps invece di 827 ps. Non so se sia una buona approssimazione...

Trascurando dunque ul pull-down, quali sono i problemi nel considerare il transistor equivalente per il pull-up? Una transizinoe 010 -> 000 è uguale ad una transizione 111 -> 000 per il pull up? Direi che è questa la domanda fondamentale su cui ragionare.

ci avevo pensato all'inizio. Io penso, ma non sono sicuro, che il PMOS B, essendo già acceso quando il PMOS C commuta 1->0, dovrebbe avere il suo nodo interno già carico, quindi rappresenta una situazione migliorativa rispetto alla commutazione 100 -> 000.

[DrCox]

ho fatto una media della corrente

E' sempre lecito assumere che l'integrale di una variabile sia equivalente all'integrale del valor medio?

il PMOS B, essendo già acceso quando il PMOS C commuta 1->0, dovrebbe avere il suo nodo interno già carico, quindi rappresenta una situazione migliorativa rispetto alla commutazione 100 -> 000.

Che equivale a considerare la carica come se avvenisse attraverso un transistor equiavlente a quanti transistor di pull-up? 3? 2? altro?

[deltax]

E' sempre lecito assumere che l'integrale di una variabile sia equivalente all'integrale del valor medio?

per me no, ma non so l risposta formale a questa domanda. Quello che volevo (provare a) fare era semplicemente fare un approssimazione per evitare un calcolo laborioso. Essendo un approssimazione è ovvio che non è equivalente, ma non mi aspettavo uno scarto così elevato...

Che equivale a considerare la carica come se avvenisse attraverso un transistor equiavlente a quanti transistor di pull-up? 3? 2? altro?

così, a occhio, direi "altro" nel senso, ma potrei sparare veramente una cazzata sto andando ad intuito, se il condensatore del nodo interno fosse largo e Cl piccolo, si potrebbero considerare 2 transistor equivalenti, ma siccome nella realtà fisica dovrebbe succedere l'esatto opposto, ovvero capacità dei nodi interni piccole e capacità di carico grandi (visto che includono anche i contribuiti delle interconnessioni), direi così a occhio più vicino a 3 che a 2...il nodo interno comincia a scaricarsi caricando Cl, appena le due cariche si equivalgono l'alimentazione Vdd carica Cl e il nodo interno...o almeno questo è l'evoluzione del circuito impressa nella mia mente, potrei sbagliarmi