Implementazione di una logica

[erpalleggiatore]

Salve ragazzi, durante il mio studio mi sono imbattuto in quest'altro esercizio (quello in figura).
Io ho provato a risolverlo ma come al solito non sono sicuro della soluzione, quindi la scrivo qui punto per punto!

I) Per minimizzare l'occupazione di area ho guardato la tabella ed ho visto che i gates con size minore sono l' AND e l' OR. Quindi ho riscritto la funzione come Z = C(ABE) + CD (se non sbaglio quella doppia negazione si annulla) e ho ottenuto un' espressione logica nella forma canonica di somma di prodotti. Quindi ora l'implementazione con 2 AND ed 1 OR dovrebbe essere quella che occupa meno area.
II) Sempre guardando la tabella, i gates con ritardo minore sono il NAND ed il NOR. L'implemtazione è una due livelli come quella precedente con il NAND ed il NOR al posto dell' AND ed dell' OR.
III) Il PLD nella figura ha 6 input. Io ne uso 5 (dal 2 al 6) e faccio in modo che il segnale arrivi ad un OLMC (che implementa uno XOR)... Qui arrivano i problemi: quando tutti gli input sono al livello logico alto lo XOR darà 0. Come faccio a dirgli che quando gli input sono tutti a 1, risultato dello XOR va negato?
IV) Qui non so proprio cosa fare, qualcuno sa cos'è la tecnologia full-custom? Purtroppo non poter frequentare le lezionimi crea notevoli svantaggi
Grazie a chi vorrà aiutarmi

[stephanboy2030]

Quesito 1 anche secondo me è giusto.

Quesito due un po' di dubbi:

1 - non ho capito bene i ritardi, e in particolare chiede di ridurre la latency ?

2 - non puoi fare una funzione a 2 livelli perché le tue porte logiche hanno max 2 input.

Io farei tutto NAND F = ( (abce) ' * (cd) ' ) '

la porta NAND4 la si fa con 4 NAND2 1 NOR2 e un INV.

http://www.sccs.swarthmore.edu/users/06/adem/engin/e77vlsi/lab3/

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