Dimensionamento PMOS in logica PSEUDO NMOS

[Bernheart]

Salve,
dovrei dimensionare il rapporto W del seguente PMOS.
Ho già la soluzione, ma sinceramente non l'ho compresa.
Ecco il circuito:

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

con
e

la soluzione è

ma da dove sbuca quel 1/99? cosa è?

[IsidoroKZ]

Devi sapere quanto vuoi di livello basso di tensione in uscita, da questo ricavi la resistenza del pmos.

[Bernheart]

Beh è 0V l'uscita bassa di solito, no?
Io non so che pesci prendere, tu come arriveresti a calcolare quel 1/99?

[IsidoroKZ]

Partendo dalla tensione che vuoi avere in uscita quando si ha il livello basso. Probabilmente bisogna fare qualche ipotesi sulle tensioni di soglia o meglio di overdrive, non so che cosa abbiate fatto a lezione, ne' da quale libro hai preso quelle formule.

A livello basso almeno un percorso di nmos e` acceso ed e` praticamente una resistenza, il pmos e` in zona satura e fornisce una corrente costante, quindi la tensione a livello basso e` data da Ip x Rn dove Ip e` la corrente del MOS p che dipende dal suo rapporto di aspetto, e Rn e` la resistenza massima dei MOS n.

[Bernheart]

mmm Isidoro, ti riporto l'esercizio (preciso: si tratta di elettronica digitale). L'apice ( ' ) indica la variabile negata.

Data la funzione Y = (A' + B' + C') * (D' + E') * (B + D) disegnare lo schema circuitale del circuito TTL , pseudo NMOS e CMOS che realizza la funzione data. Relativamente ai circuiti pseudo NMOS e CMOS stabilire le combinazioni degli ingressi che producono le commutazione HL e LH dell’uscita di caso peggiore e spiegare perché. Quindi dimensionare tutti i transistor del circuito NMOS e CMOS in modo da ottenere nei casi peggiori tpLH = tpHL (CMOS) e (W/L)N EQU.= 5/1 (unità di Lmin) sapendo che µn/µp = 3.

Nel circuito che ti ho riportato nella mia domanda, ho disegnato il circuito pseudo NMOS che realizza la funzione Y, ponendo Z=(B+D)'

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

Ho riportato la porta CMOS che ho disegnato: ho dimensionato gli NMOS, ma non i PMOS. Quindi mi rimangono da dimensionare i PMOS della CMOS e lo PMOS della pseudo NMOS... ma non mi rimangono idee!

[Bernheart]

Aggiornamento:
Lasciamo perdere il dimensionamento della PSEUDO NMOS, mancano dati.
Invece nella CMOS come posso dimensionare i PMOS?

[slashino]

Devi imporre che la resistenza equivalente della PUN nel caso peggiore ( e devi capire qual è ) sia tale da darti quel certo tempo di propagazione.

[slashino]

Beh è 0V l'uscita bassa di solito, no?
Io non so che pesci prendere, tu come arriveresti a calcolare quel 1/99?

L'uscita bassa non può essere "esattamente" 0, e questa è proprio la caratteristica principale della Pseudo Nmos.
Sai che viene detta ratioed logic?

[Bernheart]

Ciao slashino e grazie per la tua risposta.
Ok, vediamo il caso peggiore per la PUN. Secondo me, si ha per esempio quando:
- Z=0 (ossia il primo PMOS della cascata è on)
- D=0 AND E=1 (ossia solo un PMOS del secondo stadio è on)
- A=0 AND B=1 OR C=1 (ossia solo un PMOS del terzo stadio è on)

ora come faccio ad imporre che la resistenza di caso peggiore sia proprio quella che mi da quel tempo di propagazione uguale al PDN?

[slashino]

Bene, il worst case è quando la PUN è composta da 3 Pmos in serie.

Dovendo essere i Tp uguali, allora la R equivalente della PUN deve essere uguale a quella della PDN, essendo la capacità d'uscita in comune sia per la transizione 1->0 dell'uscita che 0->1.
Nel calcolare per i Pmos devi tenere conto che
- la mobilità delle lacune è minore
- hai tre pmos in serie.


Ora pensaci e concludi tu, altrimenti è inutile.