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Risoluzione porta logica cmos

Elettronica lineare e digitale: didattica ed applicazioni

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[1] Risoluzione porta logica cmos

Messaggioda Foto Utentejahas » 30 gen 2018, 16:32

NON capisco come risolverlo:
Dati:
Vdd= 3.3V
|Vt| = 0.7 V, k=0,75 mA/V^2
Cl= 0.2 pF

Si consideri la porta CMOS riportata in figura:
Calcolare il tempo di commutazione dell'uscita quando gli ingressi passano istantaneamente dalla configurazione ABC=010 a ABC=000 t(10-90) , immagine esercizio in allegato

grazie mille
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[2] Re: Risoluzione porta logica cmos

Messaggioda Foto Utentedeltax » 30 gen 2018, 18:26

Vado a memoria perché non ricordo esattamente il procedimento e le considerazioni progettuali, ti dò qualche suggerimento (sperando che la mia memoria mi aiuti), vedi se ti può essere utile.
Supponiamo il caso più difficile, ovvero che non si possono ignorare le capacità dei nodi interni. Successivamente dopo l’analisi supporrò questi contributi 0 perché mi sa che non hai sufficienti dati per calcolare i valori delle capacità interne.
Nella condizione iniziale, i PMOS dell’ingresso A e C sono accesi, B è spento. La rete NMOS non è mostrata ma è ininfluente nel calcolo visto che da una prima occhiata mi sembra che tutte le capacità interne possano essere inglobate in Cl. L’unica capacità interna che ti deve preoccupare è quella tra B e C, che è inizialmente scarica. Infatti sia Cl sia Cbc scaricano a massa attraverso la rete di pull-down. La capacità interna tra A e B, Cab, è inizialmente carica perché il PMOS A è acceso.
Secondo queste considarazioni puoi calcolare il ritardo con la formula di Elmor, ma in questo caso ti manca appunto Cbc.
Supponiamo, come detto, che le capacità interne siano trascurabili. Il ritardo è quindi: (Ra+Rb+Rc)Cl.
Dai dati, si capisce che tutti i transistor sono uguali in dimensioni, quindi il ritardo dal 10% al 90% è 0.69*3*R*Cl. (il 0.69 tiene appunto conto del tranistorio dal 10 al 90%).
La resistenza R la calcoli con i dati in tuo possesso: Vdd, Vt, K. La formula esatta non la ricordo, te la puoi ricavare facilmente dall’equazione di Ids VS Vds in saturazione, oppure apri qualsiasi libro (esempio il Rabaey) e la trovi.
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[3] Re: Risoluzione porta logica cmos

Messaggioda Foto Utentejahas » 30 gen 2018, 20:00

Ciao , grazie per la tua risposta , non ho capito bene da dive esce lo 0,69 , immagino che per R intendi la resistenza del MOS equivalente , la soluzione (che ho dimenticato di postare) indica la soluzione per il periodo in cui il MOS è in saturazione di 47ps , il modo in cui ho approcciato il problema è stato quello di un classico problema del tipo , ovvero ho calcolato la K equivalente del pull-up , da cui ho ricavato la corrente di saturazione Isat , dopodichè ho definito il tempo per andare a regime uguale a Cl*ΔV/Isat , il mio problema consiste nel fatto che non riesco a comprendere bene quanto valga ΔV , ad intuito direi che ΔV= 90%Vdd-10%Vdd , ma non così facendo non ottengo 47ps
Ultima modifica di Foto Utentewall87 il 30 gen 2018, 21:32, modificato 1 volta in totale.
Motivazione: Rimossa citazione integrale del messaggio precedente. Usa il tasto rispondi.
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[4] Re: Risoluzione porta logica cmos

Messaggioda Foto Utentedeltax » 30 gen 2018, 21:52

secondo me stai affrontando il problema in maniera troppo complessa e, diciamo, da "elettronica analogica". Sui libri di elettronica digitale, come quello che ti ho consigliato, molto spesso si fanno delle semplificazioni considerando i transitori d'ingresso molto veloci e linearizzando/mediando le curve, andando a risolvere i problemi con reti RC.
Nel tuo caso, l'approccio che stavi affrontando mi sembra analiticamente giusto ma troppo complicato. Infatti volendo calcolare la Req come fai tu, hai Req = Vds/Ids(Vds) = Req(Vds), cioè una resistenza che dipende da Vds. Ne consegue che il circuito RC non è più il classico circuito dove R e C sono costanti, quindi non ha più senso nemmeno parlare del parametro tau = RC, dato che bisognerebbe risolvere un equazione differenziale più complessa.
Perciò, seguendo il procedimento che c'è sul Rabaey, si calcola una media della Req(Vds) e si usa come Req costante. Si sceglie come punto iniziale quello di cut-off e come punto finale quello di saturazione (Vdd) e si calcola l'integrale della funzione Req(Vds), lungo l'intervallo di variazione di Vds, e ovviamente normalizzando per tale intervallo (per ottenere la media).
Ovviamente siccome per risolvere l'esercizio non devi reinvetare la ruota, vai sul libro e prendi la formula finale.

Sul 0.69 hai ragione, mi ricordavo male io: per un circuito RC quello è il valore da 0% a 50%, mentre dal 10% al 90% devi usare il valore 2.2*R*C. Sono valori standard che escono dall'equazione differenziale che sicuramente saprai, impostando i valori iniziali e finali di Vout e risolvendo per t.

Riprova così e vedi se esce...
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[5] Re: Risoluzione porta logica cmos

Messaggioda Foto Utentedeltax » 31 gen 2018, 15:14

avendo un po' di tempo sono andato a ripescarmi la formula per il calcolo di Req e ho fatto i calcoli, ma anche a me non esce il valore di 47 ps.
Puoi dire se hai risolto, e se si come?
La formula a cui mi riferisco si trova sul Rabaey: (3/4)*Vdd/Ids, dove ovviamente Ids è la corrente di saturazione del PMOS.
Io ho usato 2 differenti metodi ed in entrambi il calcolo viene sbagliato. Prima calcolando la singola Req dei singoli PMOS, mettendoli poi in serie per il cacolo di tau = 2.2*3*Req*Cl (da cui il 3). Il secondo metodo è stato quello di calcolare il K equivalente di un singolo PMOS dai 3, in questo caso Keq = K/3, e poi usando la formula Req di cui sopra. Stavolta sarà quindi tau = 2.2*Req*Cl.
Con quest'ultimo calcolo il tempo mi viene 1,288 ns.
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[6] Re: Risoluzione porta logica cmos

Messaggioda Foto Utentejahas » 4 feb 2018, 1:31

Ciao , scusami ma non ho avuto modo di rispondere prima di adesso.
Innanzitutto grazie per l'aiuto e per il tempo che mi stai dedicando ; No , purtroppo non sono riuscito a risolvere , onestamente quel 2,2 io non lo ho mai visto , questo esercizio proviene da un corso di Fondamenti di Elettronica , anche io ho provato ad affrontarlo come hai fatto tu , ti posto di seguito la soluzione dell'esercizio.


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[7] Re: Risoluzione porta logica cmos

Messaggioda Foto Utentedeltax » 4 feb 2018, 13:05

Allora, la soluzione suggerita segue un approccio che io non ho mai visto, divide il problema in zona di saturazione e zona di triodo: nella prima, supponendo lamba = 0, la resistenza è zero (corrente costante) quindi il tempo di carica si dovrebbe calcolare come hai fatto tu, deltaT = Cl*deltaV/I. Nella zona di triodo si usa la resistenza equivalente della zona di triodo, probabilmente linearizzando la curva (che è di tipo parabolico) o facendo una media matematica tra punto iniziale e punto finale.

Premetto che ho fatto velocemente i calcoli solo per il caso di saturazione, e dai calcoli non mi esce 47 ps, ma ti dico come ho ragionato per il dubbio che avevi tu di deltaT. Siccome tu vuoi dal 10% al 90%, deltaT1 sarà calcolato dall'inizio della zona di saturazione, cioè Vsg-|Vt|, al valore di tensione finale sull'uscità che è 90% di 3.3 V, ovvero 2.9 V. Essendo Vsg del PMOS 3.3 V, allora deltaV = 2.9-2.6 = 0.3 V. Così facendo puoi usare la formula deltaT1 = C* deltaV/ Isat, dove Isat è la corrente in zona di saturazione che ti calcoli con i dati e ricordando che Keq=K/3.
Quando calcolerai in zona di triodo, invece, il tuo circuito sarà un RC, Req calcolata come detto sopra, tensione iniziale 10% di 3.3 V quindi 0.33 V e tensione finale Vsg-|Vt| cioè 2.6 V, che è in pratica la tensione dove finisce la zona di triodo e inizia la zona di saturazione.
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[8] Re: Risoluzione porta logica cmos

Messaggioda Foto Utentejahas » 4 feb 2018, 17:31

Grazie mille per l'aiuto.
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[9] Re: Risoluzione porta logica cmos

Messaggioda Foto Utentedeltax » 5 feb 2018, 19:37

Ciao, siccome non mi piace lasciare scritte cose inesatte, con questo reply forse riesco a chiarire (a te e achi leggerà) e a correggere alcuni errori che ho fatto prima. Spero che altri utenti molti più esperti possano validare il ragionamento, per quanto come vedrai in seguito ho fatto una simulazione Spice coerente.
Inanzitutto nel ragionamento che ho fatto prima ci sono vari errori nelle condizioni di saturazione/triodo del PMOS. Per risolverli, iniziano da capo il ragionamento scrivendo la condizione di esistenza del PMOS in zona di saturazione:
V_{SD} \geq (V_{SG})-|V_t|
Adesso procediamento mooolto lentamente così da non fare errori,V_G è l’ingresso che è posto a 0 V,V_S è l’alimentazione posta a 3.3 V e V_D è il nodo a tensione variabile sul condensatore, che ci interessa calcolare.
Adesso esprimiamo la disequazione di cui sopra SOLO in funzione di V_D, e ricaviamo i valori di V_D per il quali il PMOS è in saturazione o in zona di triodo. Usando l’equazione e le considerazioni di cui sopra avrai:
V_D \leq 0.7 V SATURAZIONE;
V_D > 0.7 V TRIODO.
Adesso ricordati che tu vuoi calcolare i valori della tensione di uscita V_D dal 10% di 3.3 V, cioè 0.33 V, al 90% di 3.3 V, cioè 2.97 V. I tuoi range di calcolo saranno quindi:
0.33 \leq V_D \leq 0.7 usando le formule della saturazione;
0.7 < V_D \leq 2.97 usando le formule di triodo.

Come vedi il mio errore precedente è stato quello di applicare formule sbagliate per capire dove il PMOS lavorava, confondendole con quelle dell’NMOS, pensando che il PMOS lavora prima in triodo e poi in saturazione, quando invece succede esattamente l’opposto, come puoi vedere dalle condizioni sopra.
Quindi applichiamole.
Per quanto riguarda T_1, quando il PMOS è in saturazione, risolviamo l’integrale tra 0.33 V (punto di partenza che ci interessa, 10% di 3.3 V) e 0.7 (punto in cui finisce la saturazione e inizia la zona di triodo).
Avendo posto lambda = 0, la corrente è indipendente dalla V_{DS} (in saturazione), quindi si può portare fuori dall’integrale.
I_{Dsat} = \frac{1}{1}K_{peq}(V_{SG}-|V_t|)^2 = 0.845 mA

I_{Dsat} = C \frac{dV_D}{dt}
T_1 = \frac{C_L}{I_{Dsat}} \int_{0.33}^{0.7}dV_D = 87 ps

Per quanto riguarda T_2, quando il PMOS è in zona di triodo, risolviamo l’integrale tra 0.7 V (inizio zona di triodo) e 2.97 V (90% di 3.3 V).
Notiamo che qui è più complesso l’integrale, perché la I_D non è più indipendente daV_{DS}, bisogna risolvere un integrale un po’ laborioso che io ho risolto con Wolfram Alpha.
I_{Dlin} = \frac{1}{2}K_{peq}[2(V_{SG}-|V_t|)V_{SD}-V_{SD}^2]
I_{Dlin} = 0.125*10^{-3}[-V_D^2+1.4V_D+6.27]
T_2 = C_L\int_{0.7}^{2.97}\frac{dV_D}{I_{Dlin}}
T_2 = (1.6*10^{-9})\int_{0.7}^{2.97}\frac{dV_D}{-V_D^2+1.4V_D+6.27}= 827 ps

Veniamo adesso alla verifica. Ho simulato con LTSpice il semplice circuito, con i parametri circuitali come da traccia. Premetto che non so bene se gli altri parametri nascosti vengano posti uguali a 0, questo potrebbe spiegare i risultati leggermente diversi, tuttavia come possiamo vedere la precisione è abbastanza elevata, considerando che noi abbiamo trascurato la carica dei nodi interni. Ecco i risultati dela simulazione:

Immagine

Come si può vedere la simulazione è coerente con quanto calcolato: la differenza tra i due cursori, posizionati a 0.33 e 2.97 V, da 915 ps, i risultati calcolati a mano danno come tempo totale T1+T2 = 87+827 = 914 ps.

Infine come ultima prova ecco i singoli tempi T1 e T2 simulati:

Immagine

T1 simulato 88.3 ps contro gli 87 calcolati, T2 tempo simulato 824 ps contro gli 827 calcolati.

Concludo dicendo che il calcolo con l Req che ho fatto prima rimane valido e porta ad un risetime 10-90% di 1288 ps. Questa è una stima peggiorativa del 30%, ma si ottiene con calcoli infinitamente più semplici, 2 semplici equazioni algebriche invece di parecchie equazioni algebriche e 2 integrali! Tuttavia il 30% potrebbe essere troppo peggiorativo anche per una prima analisi a mano, ma SECONDO ME è dovuto dal fatto che la Vdd è abbastanza alta, se fosse un po' più bassa, tipo 2V, forse l'errore tra i due calcoli si abbasserebbe.


Gradirei qualche conferma da utenti esperti come Foto UtenteDrCox e Foto UtenteIsidoroKZ
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[10] Re: Risoluzione porta logica cmos

Messaggioda Foto Utentejahas » 5 feb 2018, 22:48

Uao ti ringrazio , una cosa molto banale che non mi è chiara però è come tu abbia calcolato la Isat del P-Mos , Keq=k/3 , quindi dovrebbe essere 0,25ma/v^2 *(3.3 - 0,7)^2 = 1,69 mA , dove sbaglio ?
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