Progetto in VHDL, controllo password

[dursino]

Salve, ho appena terminato un progettino assegnatomi all'università.
Prima di consegnarlo mi piacerebbe condividerlo con voi, un po' per dare
spunti a coloro che non hanno esperienza (come me) nella progettazione
di sistemi digitali in VHDL, un po' per avere feedback da chi invece l'esperienza la ha
da vendere.
In particolare mi piacerebbe avere il feedback sia per quanto riguarda il progetto stesso
dunque nel VHDL, ma anche in termini di presentazione dello stesso.

Questa è la traccia:

Progettare un circuito digitale che riconosca una sequenza predefinita di 3 cifre
esadecimali (ognuna su 4 bit) che viene fornita sincrona con il segnale di CLOCK.
L’inizio della sequenza e’ indicato da un flag (segnale START) in ingresso. La sequenza
da riconoscere deve essere memorizzata in un opportuno registro interno alla macchina
che puo’ essere caricato da opportuni ingressi (segnali VALUE e LOAD). Quando il
segnale LOAD è alto il registro interno viene aggiornato con il valore VALUE. Quando
viene riconosciuta la sequenza il circuito attiva un flag (segnale PASSWORD OK) in
uscita.

La trovate anche nell'allegato,insieme al codice e allla relazione finale.

Grazie a coloro che parteciperanno alla discussione.

[matwei]

ciao, non mi è ben chiaro a cosa serve il segnale util.. nel testbench che significato hanno quei valori ad util?
grazie

[dursino]

ciao, non mi è ben chiaro a cosa serve il segnale util.. nel testbench che significato hanno quei valori ad util?
grazie

Util viene usato nel file NON testbench.
E' solo un segnale di utilità per vedere al volo in che stato è la macchina sincrona.