Problema con simulazione con ModelSim

[gvee]

Magari dico una stupidaggine ma essendo che DataTest riceve i dati da due driver diversi ModelSim non riesce ad elaborare l'assegnazione? Anche se a questo punto mi aspetterei comunque un errore di compilazione.

O semplicemente un warning? È tanto che non uso ModelSim.
Il driver dovrebbe essere uno solo, se sono due ci devi mettere un MUX. Non puoi collegare due output contemporaneamente su uno stesso input.

[Raeiu991]

O semplicemente un warning?

Non mi da nessun warning ModelSim a riguardo.

È tanto che non uso ModelSim.
Il driver dovrebbe essere uno solo, se sono due ci devi mettere un MUX. Non puoi collegare due output contemporaneamente su uno stesso input.

Vero. Ma non mi spiego il perché con l'altro testbench funziona. Il sorgente per la simulazione è lo stesso. Possibile che nel mio testbench avendo compilato su diverse librerie e non tutto su work in qualche modo ModelSim non riesce a risolvere l'assegnazione? Questa è l'unica differenza sostanziale tra i due testbench che mi viene in mente.

[gvee]

Vero. Ma non mi spiego il perché con l'altro testbench funziona.

Se nei due disegni hai due uscite collegate ad una entrata, hai un errore in tutti e due i TB.

Il perché funziona in uno e nell'altro no mi fa solo pensare a qualcosa che è tanto tempo che mi frulla nella testa: le tools sono di default molto diverse tra di loro (e direi anche immature a livello SW), e generano errori diversi a seconda dei casi (questa mattina, per esempio, Verdi mi segnalava un errore in un RTL Verilog che Vivado non mi riportava), quindi tools diversi interpretazioni diverse (ma forse sono io che mi devo ripassare lo standard Verilog)..