Semplice esempio con il VHDL

[CptFrank]

Ciao A tutti.
E' da poco che sto studiando il VHDL e come simulatore uso il Simili 3.1.
Ho difficolta' per quanto riguarda proprio la simulazione in quanto non riesco (o non so)
come dare un valore alle variabili durante il Testbench.
Qualcuno mi sa fare o dire, dove posso trovare un semplice esempio fatto solo con le porte logiche elementari (AND,OR,NOR ecc) in modo da capire il metodo?

Grazie a chiunque rispondera'

[rini]

Ciao, studiati questi due file e poi dimmi che cosa non capisci. Proverò a spiegarti tutto, compresi i commenti se è necessario.
Ciao e buon lavoro

[CptFrank]

Finalmente...grande Rini.
comunque ti ringrazio.Ho dato un occhiata e va tutto bene.
Nel frattempo mi ero dato da fare e avevo gia' incominciato a capirci qualcosa in piu'(anche se tra mille difficolta'...almeno per me).
Ora non mi resta che fare un po' di pratica partendo dal tuo esempio.
Ciao,ti faro' sapere e grazie per la disponibilita'.

[CptFrank]

Per Rini.

Ciao Rini.Ho ripreso quindi a studiare il VHDL e approfitto della tua disponibilita' per una domanda:ho studiato gli esempi che mi hai mandato e come ti dissi hanno funzionato bene.
Però mi è venuto un dubbio, visto che nel TESTBENCH si riscrive praticamente tutto il listato dell'ENTITY e dell'ARCHITECTURE a che serve allora scrivere questo listato?
Ciao.

[rini]

perché con una stessa entity puoi avere più architecture.

PS: Usa i tag "user" quando vuoi citare qualche utente.

Codice: Seleziona tutto

[user]nomeutente[/user]

[CptFrank]

Grazie Rini...anche per la tempestivita'.

[Rabeluk]

salve, ho anche io lo stesso problemino... qualcosa l'ho capita... tipo l'impostazione generale... però non ho capito bene come mettere i segnali... questo qui ad esempio va bene?
viewtopic.php?f=1&t=36807