Per un progetto personale sto usando una schedina FPGA con SFP ed un modulo transceiver a 6Gbps, con un cavo fibra ottica da 1m. Svariati km di cavo era fuori dal budget.
Essendo la lunghezza del cavo molto corta per apprezzare errori, l'obbiettivo che mi sono dato è inserire nella catena di comunicazione un error injection, per poter successivamente implementare un Reed Solomon per la correzione di errori.
Per dare un po' di contesto, il disegno che per il momento sto provando in simulazione è questo:
A parte il GTP sono tutti blocchi fatti da me (usare l'8b10b interno del GTP non mi divertiva molto), e sembra funzionare bene per il momento, in simulazione:
Allo schema mancano gli LFSR di scrambling/descrambling più controllo di bypass per K symbols, che non ho ancora inserito nella catena ma almeno l'LFSR e pronto e testato.
Dunque, la domanda è: quale è il modus operandis professionale per applicare error injection in questi casi? Che io sappia esistono strumenti come protocol tester/analyzer (USB, PCIe, DP etc.) che svolgono queste funzioni ma costano una barca di soldi ovviamente, e a me servirebbe una soluzione low cost..
In fin dei conti non è un progetto professionale, pero c'è lambizione di fare le cose il meglio possibile.
Ho dunque pensato alle seguenti soluzioni con i suoi pro e contro:
- LFSR con XOR mask variable in modo da fare lo scrambling/descrambling solo ad alcuni bit di entrata (ancora non ho deciso come controllarla), ne otterei una error injection pseudo-aleatorio, il beneficio è che in qualche modo posso controllare il numero di error bits.
- TRNG: difficile se non impossible da simulare correttamente, ma otterei in implementazione una error injection il più possibile aleatoria con maggior probabilità di mandare in palla il Reed Solomon.
- Sorgente di rumore esterna: non impossible, ma richiede condizionamento di segnale e la banda è limitata dall' ADC. Non mi convince per nulla.
Altro per il momento non mi viene in mente.
Qualche idea/suggerimento?
Grazie in anticipo.


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