PCB stackup differenti per SoM e carrier card

[gvee]

Ho intenzione di disegnare una piccola carrier card (CC) per un SoM con PCB a 6 layer con le sue piste dimensionate per i corretti valori di impedenza caratteristica (p.e. 50 ohm SE, 100 ohm DP, valori reali vicini).

Per mantenere i costi della CC sto pensando a uno stackup a 4 layer, sempre tenendo in conto il controllo di impedenza, ma mantenere i valori di impedenza esattamente uguali fra le due schede mi sembra impossibile per ovvie ragioni.

In generale, assumendo la discontinuità delle impedenze caratteristiche e che ogni scheda entra nelle tolleranze richieste, è un approccio fattibile o è fin da subito suicida e da evitare assolutamente?

Qualcosa mi dice che è fattibile per il semplice fatto che, anche mantenendo lo stackup, i connettori scheda a scheda introducono inevitabilmente una piccola discontinuità di impedenza, però la differenza di stackup potrebbe introdurre problemi che al momento chissà non vedo.

Ringrazio in anticipo.

[boiler]

Per mantenere i costi della CC sto pensando a uno stackup a 4 layer, sempre tenendo in conto il controllo di impedenza, ma mantenere i valori di impedenza esattamente uguali fra le due schede mi sembra impossibile per ovvie ragioni.

Esattamente uguale è probabilmente difficile, ma molto vicini, entro diciamo un 5% di errore è fattibilissimo. Ovviamente le tracce avranno larghezze diverse sulle due schede.

Se questo è un problema, puoi richiedere uno stackup specifico nel quale il prepeg tra top layer e il suo riferimento sotto è lo stesso per le due schede, ma allora i prezzi lievitano davvero pesantemente.

Che connettore usi?

Se ancora non hai deciso dove produrre queste schede, mi permetto di consigliarti questi:
https://www.multi-circuit-boards.eu/en/index.html
Non ho nessuna affigliazione, ma sanno quello che fanno e negli ultimi 16 anni non ho mai avuto ragione di lamentarmi del loro servizio. Non fanno assemblaggio, però.

Qui vedi i loro stackup standard: https://www.multi-circuit-boards.eu/en/ ... ildup.html

Boiler

[gvee]

Grazie per la info, boiler.

Qui vedi i loro stackup standard: https://www.multi-circuit-boards.eu/en/ ... ildup.html

Stupendo.

Ovviamente tengo conto della variazione di larghezza.

Che connettore usi?

È un Samtech LSHM-150-04.0-L-DV-A-S-K-TR:
https://www.samtec.com/products/lshm-15 ... v-a-s-k-tr
https://suddendocs.samtec.com/productsp ... MyNjgxOTIx

System Impedance: 50 ohm for single-ended and 100 ohm for differential pair.

[boiler]

È un Samtech LSHM-150-04.0-L-DV-A-S-K-TR

Il signore sì che se ne intende

Buon lavoro, se serve una mano (soprattutto se sei su Altium Designer), batti un colpo.

Boiler

[gvee]

È con Kicad. È budget da hobbyista.

Pero ne terrò conto! Grazie.

[gvee]

Dunque, tra qualche pannolino e biberon questo è un primo risultato:

Tra i connettori Samtech credo c'è spazio per una DDR.

Non fanno assemblaggio, però.

Questo è un problema perché per i connettori e packages SMD mi viene proprio comodo. I condensatori e resistenze le posso saldare a mano con l'aiuto del microscopio.

Le piste sono dimensionate per questo stackup:

che, per ora ho organizzato come:

TOP: SIGNAL, GND.
IN1: GND.
IN2: POWER
BOT: SIGNAL, GND.

se serve una mano (soprattutto se sei su Altium Designer), batti un colpo.

boiler ne approfitto per una domanda: può creare problemi in questo caso avere il GND anche su TOP e BOT?

Grazie in anticipo.

[boiler]

Dunque, tra qualche pannolino e biberon questo è un primo risultato:

Bello!

Questo è un problema perché per i connettori e packages SMD mi viene proprio comodo.

Con l'assemblaggio non ho esperienza, i prototipi li saldo praticamente sempre da solo. Però i classici (europei, senza ricorrere ai cinesi che ti montano la feccia taroccata) sono Eurocircuits e Beta Layout. Probabilmente anche altri che non conosco.

boiler ne approfitto per una domanda: può creare problemi in questo caso avere il GND anche su TOP e BOT?

No, assolutamente no. Però larghezze e distanze delle tracce a impedenza controllata sono calcolate con un modello che prevede l'accoppiamento tra di loro e con un piano di riferimento sotto di esse. Se questo si estende anche ai lati, l'impedenza cambia. Per ovviare a questo problema, mantieni una distanza tra taccia e GND pari ad almeno 3 volte la larghezza della traccia stessa.

In Altium si ottiene facilmente definendo una net class per le reti differenziali e applicandovi una design rule per la clearance minima tra traccia e poligono. In KiCad probabilmente è molto simile. Se non trovi l'impostazione, posso provare a darci un'occhiata.

Inoltre il piano di riferimento vero resta quello su IN1. Il rame su TOP è solo coadiuvante. Perciò assicurati di collegarli solidamente con sufficienti via. E quando piazzi questi via, verifica che la clearance via-poligono non ti porti a segmentare eccessivamente IN2.

Buon lavoro e buoni pannolini!
Boiler

[boiler]

mantieni una distanza tra taccia e GND pari ad almeno 3 volte la larghezza della traccia stessa.

Dimenticavo, questo vale anche tra coppie differenziali diverse.

Boiler

[gvee]

Sì, conosco la regola per le linee differenziali, la posizione ed il tracciato per le SerDes lanes a SMA non è definitivo e lo sto rivedendo anche se i connettori li lascerrò in quella zona e distribuzione, perché è quella che evita piazzare vias sulle linee stesse. KiCAD permette queste regole, da rivedere anche quelle per le coppie diverse. Se non sbaglio si può definire la clearance anche per le zone.

IN1 è tutto GND. E se è coadiuvante su TOP e BOT, quasi quasi lo rimuovo.

Grazie.

[boiler]

gvee, ho visto adesso che gli spessori dello stack-up non danno 1.6 mm sommati. C'è forse un errore?

Boiler