Le tracce collegano le uscite di un integrato controllore per PFC a due driver di potenza per il pilotaggio dei mosfet. Situazione analoga tra un integrato controller per convertitore isolato a ponte completo e i relativi driver per i mosfet.
Riporto uno schizzo in fidocad:
La traccia gialla risulta più lunga della traccia verde di 4mm, entrambe hanno la stessa larghezza.
Il segnale che vi scorre ha una frequenza di 100kHz con dutycicle variabile tra 2-3% fino a 80%.
Nel caso del controller DC/DC le tracce sono 6 di cui 2 sono dedicate ai driver di pilotaggio dei mosfet impiegati per la rettificazione sincrona. La differenza di lunghezza per queste due tracce è di 8mm.
Invece la massima differenza tra le tracce dedicate ai driver per la gestione del ponte ad H risulta essere di 6mm. Stessi valori di frequenza e tempistica del PFC.
Secondo voi è necessario equalizzare le tracce per minimizzare i ritardi tra i segnali oppure la frequenza di lavoro o le differenze in mm, o entrambe, non sono così importanti da richiedere questo accorgimento?
Altra domanda, può essere deleterio avere il piano di riferimento sotto queste tracce? Oppure è proibitivo tanto quanto averlo sotto le tracce rosse, cioè quelle di "potenza" che escono dai driver e finiscono direttamente sui gate dei mosfet?
Nel caso secondo voi fosse accettabile, avrebbe senso fare un impedance matching tra gli integrati?
Scusate tutte queste insicurezze, ma non mi sono mai trovato ad affrontare una problematica simile, sono sempre passato da layout in RF dove se non si affronta queste cose nel migliore dei modi i circuiti non funzionano a layout di circuiti molto banali e poco sensibili a tali argomenti.
Nel caso in cui manca qualche dato o non sia ben chiaro non esitate a domandare o a mandarmi a ...
Saluti, Luca.

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