Esercizio sui transistor

[Candy]

Si, effettivamente, a freddo, non so cosa mi sia preso. Sarebbe pure la prima volta che lo faccio. Boh! Non c'era una intenzione cattiva. Forse una reazione ad altri fenomeni.

[Gigis]

Candy non è che io l'abbia presa a male ma almeno un avviso via mp potevo averlo. Comunque la risposta non è stata buttata li tanto per fare, ma visto che il richiedente a me sembrava totalmente spaesato, da come ha posto la domanda e dalle sue prime intuizioni, ho deciso di postare una soluzione completa e poi discutere con lui dei perché....ma comunque se per te è meglio procedere così non c'è problema

[Candy]

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

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Sia T2 che T3 sono in utilizzati come inverter di segnale. Il potenziale sul collettore, la generica uscita, è invertito rispetto al potenziale di base. Trascurando i valori assoluti delle tensioni, (perché ha poco senso nei circuiti logici), ma assegnando al potenziale V+ un generico significato "1", ed al potenziale 0V un generico significato "0", allora si vede chiaramente che sia T2 che T3 sono due inverter.
Infatti, per il livello logico 0 in base, (transistor interdetto), la tensione di collettore sarà al massimo, quindi livello logico 1. Per un livello logico 1 in base, ovvero tensione alta e transistor in conduzione, il potenziale di collettore sarà praticamente nullo, cioè livello logico 0.

Come primo passaggio quindi possiamo dire che T2 e T3 sono degli inverter:

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In prima apparenza, T3 e T2 sembrano essere in cascata tra di loro:

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In verità non è così. All'appello, nell'ultimo schema, manca ancora l'ingresso Va.
Va è collegato in modo particolare. Il transistor T3 può condurre solo se Va è a livello logico alto. Se Va è a livello logico basso, T3 sarà certamente interdetto, con 0 i base ed 1 in uscita, indipendentemente dallo stato di T3. Una sorta di Enable.

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Quest'ultimo è quindi lo schema logico di quanto realizza il circuito.

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[Heavy]

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Che porta è T3? Non ne ho mai viste disegnate così. Potrebbe sembrare un buffer invertente con enable, ma non sarebbe coerente con il circuito. Puoi spiegare?

[obiuan]

Che porta è T3? Non ne ho mai viste disegnate così. Potrebbe sembrare un buffer invertente con enable, ma non sarebbe coerente con il circuito. Puoi spiegare?

L'ha scritto:

[...]T3 sarà certamente interdetto, con 0 in base ed 1 in uscita, indipendentemente dallo stato di T3. Una sorta di Enable

Non sono però d'accordo che un inverter con enable abbia sempre l'uscita a 1...di solito gli enable la staccano mandandola in alta impedenza. Credo che un equivalente logico più corretto (anche perché l'enable su una porta NOT non è previsto dall'algebra di Boole) per la tabella (ps: grazie Candy, ora ho capito come farle ):

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sia

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o, per meglio dire (visto che la porta OR su silicio verrebbe come una NOR con un NOT in serie, così si risparmia un NOT):

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[Heavy]

L'ha scritto:

[...]T3 sarà certamente interdetto, con 0 in base ed 1 in uscita, indipendentemente dallo stato di T3. Una sorta di Enable

Hai ragione obiuan. Aggiungerò alla lista delle primitive che conosco anche "l'inverter con sorta di enable" che in realtà fino ad oggi conoscevo come porta nand. Mah...