Flip-flop JK: problemi di temporizzazione

[BrunoValente]

a domani

[gennyior]

Suppongo di non esserci arrivato poiché qualsiasi risposta mi venga in mente non risolve la domanda sull' oscillazione del circuito che mi hai posto in esempio

[BrunoValente]

Ok, ti do io la soluzione, però dopo tu devi spiegarmi perché quel circuito oscilla.

La frase giusta è:"io verrò impiccato"..tutto chiaro?

[gennyior]

dunque la risposta è una "non" bugia ...una bugia negata , giusto?

[BrunoValente]

Allora:
Il condannato dice:"io verrò impiccato".

Ha detto la verità ? Oppure ha detto la bugia?

la risposta corretta a queste domande, ovviamente, non è nota prima dell'esecuzione, potrà essere data correttamente solo ad esecuzione avvenuta..e intorno a questo fatto orbita tutto.

Se il re decidesse di farlo impiccare, il condannato avrebbe detto la verità..ma allora, siccome avrebbe detto la verità, il re, come promesso in precedenza, dovrebbe farlo decapitare e non impiccare.

Se invece il re decidesse di farlo decapitare, allora avrebbe detto la bugia e quindi dovrebbe farlo impiccare e non decapitare...e così via.

Come vedi il "circuito" oscilla continuamente tra due stati: l'impiccagione e la decapitazione.

Tornando al circuito

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

Il NOT assicura che Q e Qnegato siano sempre complementari.

Immagina inizialmente di avere Q a 0 e Qnegato a 1.

Lo stato 1 di Qnegato, tramite il Buffer che non inverte, viene riportato pari pari all'ingresso del NOT dove c'è L'uscita Q.. ma quindi sembrerebbe non essere vero l'assunto iniziale, cioè che lo stato di Q sia 0.

..Ma se lo stato di Q fosse 1 allora quello di Qnegato sarebbe 0 e siamo ancora nella melma.

Sembrerebbe che lo stato di entrambe le uscite sia contemporaneamente 0 e 1..cosa impossibile nella realtà.

Le cose prendono una piega diversa se si tiene conto dei tempi di ritardo, cioè il cambio di stato di un'uscita di una elemento logico circuitale non può avvenire istantaneamente al cambio di stato del relativo ingresso, bensì, nella realtà, può avvenire solo dopo un tempo di ritardo.

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

Immagina che i due elementi logici dello schema (BUFFER e NOT) commutino le loro uscite solo dopo un tempo t dalla commutazione dei loro ingressi.

A questo punto non dovrebbe essere difficile capire che le due uscite cominciano ad andare ciclicamente su e giù con un periodo pari a 4t e con uno sfasamento di 90° tra loro.

Il circuito oscilla continuamente e la frequenza dipende da t.

Se t fosse zero (impossibile nella realtà) la frequenza sarebbe infinita e paradossalmente ognuna delle uscite assumerebbe contemporaneamente lo stato 0 e lo stato1, proprio come abbiamo detto prima quando non stavamo considerando t.

Ancora dubbi?

se è tutto chiaro cerca di rivedere questo tipo di funzionamento nel tuo circuito.

[gennyior]

Ti ringrazio, il tuo esempio l ho compreso perfettamente , chiaramente senza tener conto dei tempi di ritardo avrei in ingresso al not sia 0 che 1 , mi risulta difficile applicare il principio al jk , non ti dico ora che ho guardato il master slave, fino ai flip flop SR era tutto chiaro ma poi mi sono perso con l aggiunta delle reazioni.
Il JK che sto studiando è costituito da una sezione logica che utilizza due porte AND e da una sezione di memoria con due porte NOR.
Le commutazioni avvengono solo quando il clock è presente e quindi quando è alto , gli ingressi S e R vengono inoltrati dalle porte AND direttamente alle uscite mentre le not li negano giusto?
che ruolo hanno le reazioni in questo caso ?

[BrunoValente]

Comincia a semplificare il circuito: gli ingressi S e R sono entrambi a livello 1, quindi toglili di mezzo e considera le due AND come se fossero a due ingressi e non a tre.

In queste condizioni puoi vedere le due AND come fossero due commutatori: dirigono lo stato 1 del clock o verso l'ingresso della NOR di sopra, o verso quello della NOR di sotto.

Da cosa dipende se sopra o sotto? Dipende dallo stato logico delle due uscite delle stesse NOR.

Le due uscite delle NOR, per come sono fatti i collegamenti, non possono assumere lo stesso stato logico, quando una è a 0 l'altra è a 1 e viceversa, quindi lo stato logico 1 del clock viene dirottato dalle due AND o sopra, o sotto, mai ad entrambi gli ingressi delle NOR.

Per come è configurato il circuito, se segui bene il giro dei livelli logici, ti accorgi che lo stato delle uscite delle NOR è incompatibile con quello dei loro ingressi, cioè, ogni volta che le uscite assumono un certo stato, ad esempio Q=0 e Qneg=1, accade che lo stato 1 del clock viene dirottato dal lato (in questo caso di sopra) che le fa invertire.

Quindi, fino a che lo stato del clock è alto, le uscite sono in continua commutazione. Se vuoi evitare che ciò accada devi alzare a 1 il livello del clock e abbassarlo subito dopo che la prima commutazione è avvenuta, altrimenti ne avvengono anche delle altre dopo la prima.

[gennyior]

Questo pero' vale solo quando entrambi gli ingressi solo alti ?

[BrunoValente]

Se ti riferisci a S e R sì.
Negli altri casi non mi pare ci siano dubbi.

[gennyior]

ah ok, scusami per il disturbo se stato gentilissimo.
Per quanto riguarda il master slave invece correggimi se sbaglio,
quando il clock è alto lo Slave è disabilitato e il master si comporta come un JK , ma quando il ck è basso accade il contrario, e che ruolo ha lo slave ?cioè come si comporta ?