Problemi con pallogramma in quartus (VHDL)

[baudy]

Salve a tutti,
volevo sottoporre alla vostra attenzione un codice VHDL di una semplicissima macchina a stati che ho implementato per un progettino, ma non capisco il perché su Quartus il pallogramma non risulti conforme alle mie aspettative.
Prima di sottoporre il codice vorrei chiarire cosa vorrei la macchina facesse:
- dallo stato 0 deve passare allo stato 1
- dallo stato 1 deve passare allo stato 2
- dallo stato 2 deve tornare allo stato 1
In pratica il primo stato mi esegue il reset dei registri una sola volta all'inizio, dopodiché il programma deve ciclare sugli stati 1 e 2 fino a spegnimento macchina. N.B. non ci sono segnalidi starto altre condizioni perché è tutto sequenziale.
Quando mando in esecuzione la compilazione il pallogramma che esce non rispecchia assolutamente questa situazione e, non capisco perché, solo per questo caso. Se cambio il numero di stati e faccio altre transizioni il comportamento sembra corretto quindi vorrei capire se qualcuno di voi abbia la minima idea del perché il pallogramma vada nel pallone.
Ecco il codice:

Codice: Seleziona tutto

----- 4) MSF -----

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity MSF is
    Port ( CLK_M : in  STD_LOGIC;        -- clk macchina
           Clk_Label : out  STD_LOGIC;   -- clk Buffer_Label (115 posizioni)
           Clk_Pre : out  STD_LOGIC;     -- clk registro risultato
           Rst_Label : out  STD_LOGIC;   -- reset Buffer_Label
           Rst_Pre : out  STD_LOGIC);     -- reset registro risultato
end MSF;

architecture arch_MSF of MSF is

type stato is (S0,S1,S2);  -- MSF a 3 stati
signal NS,PS: stato;
signal y: std_logic_vector(3 downto 0); -- 4 bit di uscita
begin

-- Prossimo stato --

delta: process (PS)
begin
case PS is

when S0 =>
NS <= S1;
y <= "0011";   -- reset registri
--Clk_Label = 0
--Clk_Pre = 0
--Rst_Label = 1
--Rst_Pre = 1

when S1 =>     -- carica risultato funzione di rivelazione
NS <= S2;
y <= "0100" ;
--Clk_Label = 0
--Clk_Pre = 1
--Rst_Label = 0
--Rst_Pre = 0

when S2 =>     -- shift marchi in buffer esterno
NS <= S1;
y <= "1000" ;
--Clk_Label = 1
--Clk_Pre = 0
--Rst_Label = 0
--Rst_Pre = 0

end case;
end process;

state_out: process (CLK_M)

begin
if (CLK_M'event and CLK_M = '1') then
PS <= NS;
end if;

Clk_Label <= y(0);
Clk_Pre <= y(1);
Rst_Label <= y(2);
Rst_Pre <= y(3);
end process;

end arch_MSF;

[WALTERmwp]

Ciao baudy,

Quando mando in esecuzione la compilazione il pallogramma che esce non rispecchia assolutamente questa situazione e, non capisco perché, solo per questo caso.

e quindi come si presenta per non soddisfare le tue aspettative ?
Non conosco lo strumento (Quartus) al quale ti riferisci quindi in mancanza di altre indicazioni l'unica cosa che può creare la discrepanza che non capisco in cosa consista è che l'interprete, non rilevando, forse, un condizionamento nel passaggio dallo stato 1 al 2 e viceversa, ne faccia un'unica sintesi.

Saluti

[baudy]

in pratica genera questa sequenza:
- stato zero isolato senza connessioni
- da stato 1 c'è una retroazione verso se stesso e connessione a stato 2
- da stato 2 non c'è connessione in avanti verso stato 1 o stato 0
In pratica totalmente diverso da ciò che ci si aspetta

[boiler]

Un paio di cose che mi sono saltate all'occhio:

• manca lo statement "when others". Sembra irrilevante, ma certi compiler fanno porcherie se non c'è, altri (Synopsys DC) si rifiutano di compilare se non c'è.
• completa la sensitivity list del processo delta. Le regole per le sensitivity lists sono semplici: se il processo è combinatorio, ci va tutto. Se il processo è sequenziale ci vanno solo ed esclusivamente clock e reset. Lo so che tu sai che l'unico segnale che triggera una nuova valutazione è PS, ma non è rilevante. Ci va tutto
• hai dei signal assignments in un processo sequenziale. È un peccato mortale Spostali nell'altro processo (e aggiorna la sensitivity list, lo si dimentica volentieri).
• i registri in cui memorizzi lo stato non hanno un reset (quelli instanziati dal processo state_out) così la macchina partirà in uno stato qualsiasi, senza che tu possa decidere che sia lo stato 0. È possibile che il compiler abbia ottimizzato la netlist eliminando lo stato 0 per questo motivo. Aggiungi un reset.

Dopo aver ricompilato se il problema non è sparito, posta il risultato della sintesi. È particolarmente importante vedere il numero di flip-flops instanziati e che non ci siano latches. Normalmente poi le FSM venno indicate chiaramente (sono eternità che non uso quartus, ma mi stupirebbe se non lo facesse).

Boiler

[baudy]

grazie infinite Boiler ... appena provo ti faccio sapere

[baudy]

Ragazzi ho risolto, come consigliato ho inserito lo stato di RESET e adesso il funzionamento è quello desiderato. Grazie

[boiler]

Bene
Fa piacere sapere che hai risolto!

Boiler