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da **boiler** » 20 lug 2015, 11:07

Sono in vacanza e scrivo dal telefono, quindi sarò brevissimo, ma non è vero che c'è un solo ritardo. Ci sono contamination delay e propagation delay. Quello rilevante per il tuo problema è il secondo. Il primo è importante per la condizione di hold.

da **Robermix** » 21 lug 2015, 16:59

Usa il tasto RISPONDI, non il tasto CITA!

Per il calcolo della $f_{MAX}$ , non pensare alla frequenza ma pensa al periodo di clock minimo affinchè il circuito non vada in violazione dei vari tempi di ritardo (parola qui usata in modo generico).

Ovvero $T_{min}=\frac{1}{f_{MAX}}$
dove il periodo minimo sarà una somma dei vari tempo di ritardo: $T_{min}=\sum_{i=0}^n T_i$

I tempi di ritardo che devi prendere in considerazione sono i seguenti:

$T_{ritardo}$ Tempo di ritardo del Flip Flop, ovvero il tempo necessario affinche tutti i Flip Flop forniscano in uscita un segnale stabile. (qualche Flip Flop potrebbe fare anche prima degli altri ma ovviamente bisogna "aspettare l'ultimo affinchè il dato sia consistente)

$T_{CP}$ Tempo di Critical Path, ovvero il tempo necessario a tutto blocco di logica combinatoria affinchè il segnale di uscita prodotto sia stabile e consistente. Essendoci vari percorsi possibili, alcuni ci mettono meno tempo degli altri ma comunque affinchè il segnale di uscita sia consistente bisogna aspettare l'ultimo, ecco perché Critical Path. Il tempo dopo il quale la logica inizia a generare il segnale di uscita (dando in uscita segnali non consistenti) è detto invece Best Path.

$T_{setup}$ Tempo setup, ovvero tempo per il quale il segnale deve essere stabile prima della successiva transisione del clock. Questo significa che dopo tale tempo è già possibile (ma ovviamente non obbligatorio) far commutare il clock, ed è quindi il tempo di setup che impone l'ultimo limite al periodo minimo.

Dunque: $T_{min}=T_{ritardo} + T_{CP} + T_{setup}$

Da cui la giustificazione alla formula:

$f_{MAX}=\frac{1}{T_{min}} =\frac{1}{T_{ritardo} + T_{CP} + T_{setup}}$

da **corrotto** » 22 lug 2015, 0:53

Scusate se mi intrometto. Anche io ho dei dubbi sullo stesso argomento.
Non so se conviene creare un'altra discussione. Nel caso, ditemelo!

Il mio dubbio riguarda il tempo di ritardo da ALTO a BASSO o da BASSO a ALTO. Quali prendere in considerazione nel calcolo della frequenza massima?

Per il flip flop, va considerato il tempo di ritardo da ALTO a BASSO o quello da BASSO a ALTO? E perché?

P.S. #guestleandro11 anche tu alle prese con Berta, eh?!? :-P

da **boiler** » 23 lug 2015, 12:20

Le condizioni devono essere soddisfatte sempre, indipendentemente dai dati in ingesso. Quindi per la frequenza (setup) il tempo più lungo. Per la condizione di hold, invece, quello più corto.

Boiler

da **guestleandro11** » 3 set 2015, 13:23

Ciao ragazzi quindi credo di avere trovato la soluzione.
Allora la frequenza massima è data da $Fmax=\frac{1}{Tmin}$ .
Per calcolare quindi Tmin

, devo sommare il Tempo di crtical path che riguarda la logica combinatoria, il Tempo di setup del flip flop che riceve il dato (quello a destra), il Tempo di ritardo del flip flop che invia il dato (il primo quello a sinistra).
Quindi:
Tcp=AND(HL)+XOR(HL)+OR(HL)

=

(0.260+0.027(2))+(0.250+0.031(1))+(0.260+0.029(1))=0.884ns

-Ora devo calcolare il tempo di ritardo che riguarda solo il primo flip flop cioè TrHL=0.250+0.031(1)=0.281ns

-Ora calcolo il il tempo di set-up che riguarda il secondo flip flop Tsu=0.1ns

Infine faccio la somma di tutti e tre questi tempi e ottengo il tempo minimo. Ma dovrei considerare anche il tempo di hold necessario affinche il secondo flip flop è in grado di elaborare i dati in modo efficace? (cioè il tempo che il dato rimane stabile dopo il fronte del clock).

da **boiler** » 3 set 2015, 14:10

guestleandro11 ha scritto:Ma dovrei considerare anche il tempo di hold necessario affinche il secondo flip flop è in grado di elaborare i dati in modo efficace? (cioè il tempo che il dato rimane stabile dopo il fronte del clock).

Pensaci un po'... se anche rallenti il clock fino allo spasimo, cambia qualcosa per la condizione di hold?

Boiler

da **guestleandro11** » 3 set 2015, 14:55

mmmm giusto non cambierebbe nulla. Quindi è risolto nel modo giusto l'esercizio, puoi confermare?

da **ummo89** » 30 giu 2017, 18:22

Nel caso avesse considerato il percorso : FF1-NAND-XOR-OR-FF2
il carico da considerare su XOR sarebbe quello complessivo di tutte le unità logiche collegate ad esso , cioè il fattore di carico 2 dello XOR, 1 del NOR e 1 dell' OR e 4 del Flip_Flop2 , cioè 8 giusto ?
(lo chiedo perché in un commento precedente ho visto che era stato scritto (2+1) invece che (2+1+1+4).

Se il ragionamento è questo, perché nel calcolo del tempo di ritardo del primo Flip_Flop si considera come carico solamente l' AND ? Forse perché in realtà ci sono 3 Flip_Flop all'inizio ciascuno collegato ad uno dei tre elementi logici iniziali e non un solo Flip_Flop come sembrerebbe ?

Allo stesso modo perché l'OR finale vede come carico 1 e non il 4 del Flip_Flop ?

Grazie..

da **ummo89** » 30 giu 2017, 19:48

Errata corrige :

ummo89 ha scritto:il carico da considerare su NAND sarebbe quello....

da **ummo89** » 30 giu 2017, 22:52

Credo di essere arrivato alla giusta conclusione:

Per il FF1 abbiamo :
Il FF1 pilota un ingresso della NOR, 2 ingressi della NAND e 2 della AND,quindi
Load factor= 2xNAND+2xAND+NOR=2x1+2x1+1.

Per il resto la NAND vede come carichi la XOR la NOR e la OR e il FLIP FLOP 2

La OR come carico vede il FLIP FLOP 2 cioè Load Factor = 4.

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Massima frequenza di clock e critical path

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