Serie di porte logiche CMOS

[spummel]

Salve a tutti, sono sempre stato un vostro lettore e ho deciso di iscrivermi anch'io.
Volevo porvi un problema sulla tecnologia CMOS.
Quando ad esempio ho una porta logica CMOS che deve pilotare molte altre porte logiche collegate in uscita, ho che la capacità di carico aumenta enormemente e che quindi il tempo di propagazione che è proporzionale alla capacità di carico e inversamente proporzionale al fattore di forma, inizierebbe ad aumentare.
Da quel che ho capito, non è necessario aumentare il del fattore poiché messo conto che la capacità di carico sia M volte quella della capacità ( così riporta il mio libro e penso sia quella totale nel caso di un singolo inverter ) , aumentare di M il fattore di forma implicherebbe un aumento per lo stesso valore dell'area di gate e quindi vanificherebbe il tutto.

La soluzione posta è quella di prevedere una serie di stadi con valori del fattore di forma via via crescenti.
Il mio problema è proprio capire come faccia a funzionare questo stratagemma.

C'è scritto sul mio libro di supporre di ripartire in modo uguale fra gli stadi l'incremento dei valori di .
Per questo motivo anche le capacità di ingresso di questi stadi saranno a loro volta incrementati dello stesso fattore e quindi il ragionamento mi porta a dire che si vanificherebbe il tutto come descritto sopra .
Sul libro il discorso continua cosi

Grazie a tutti

[Brianz]

A mio parere, non è chiaro esattamente quale sia il problema, vista la soluzione proposta.

Nella realizzazione di una logica CMOS, Quando una porta deve pilotare molte altre (ad esempio su un bus), se il carico supera il fanout del gate, si utilizza un buffer che abbia la capacità sufficiente.
E va tenuto presente che nella realtà i problemi di carico possono derivano in gran parte dalla topologia del circuito stampato.

Nello schema è proposta una serie di gate che:
- ha di per se un ritardo tra ingresso e uscita, il che sfasa i due segnali. Se aggiungiamo anche condensatori, il ritardo aumenta. Se ingresso e uscita devono essere in sincro con altri , come succede in bus o comunque dove ci sono latch, la cosa non funziona
- il carico è comunque pilotato solamente dall'ultimo gate, che se è uguale agli altri, che senso ha?

Se, invece, lo scopo è quello di pilotare un carico fortemente capacitivo (gate di grossi MOSFET, cavi di comunicazione, ecc.), le soluzioni sono altre.

In ogni caso è ovvio che un carico contenete capacità (e R o L) porterà una deformazione dei fronti dell' impulso. Basta però che questa sia all'interno dei limiti accettabili dal circuito.

[spummel]

Innanzitutto, grazie per avermi risposto.
Provo a risponderti per quel che so o per quel che il professore ci ha spiegato ( o forse ci ha cercato di spiegare ) .
Ho deciso di scrivere qui proprio perché non mi è chiaro cosa intenda il professore e neanche il libro.

Studiando le porte logiche CMOS, ad esempio un inverter CMOS, ho capito che per studiare il tempo di propagazione di quest'ultimo, posso disegnare un circuito equivalente dove a valle c'è una capacità che è equivalente ad alcune capacità parassite della coppia di transistor che formano l'inverter più quelle di ingresso di un eventuale carico. ( Correggimi cortesemente se sto sbagliando ma ti sto riportando proprio le parole degli appunti ) .
Nel caso ci sia soltanto un carico in uscita , questa capacità viene chiamata mentre nel caso in cui il segnale deve pilotare molte altre porte logiche ( quindi FAN_OUT > 1 ) , viene chiamata dove .

Da quel che ho capito, se N è molto elevato, la capacità equivalente di carico viene ad aumentare con conseguente aumento del tempo di propagazione e sia il professore che il libro riportano questa soluzione .

Ti riporto l'introduzione del libro al problema ( paragrafo precedente alle due foto di prima )

Ti ringrazio anticipatamente e spero di essere stato più chiaro.
E' una materia che mi sta appassionando molto..

PS come mai dici " una serie di gate" ?
Approssimi tutto il transistor ad un gate?

[Brianz]

Non vedo "transistor".
Leggo: "una porta (gate) CMOS schematizzata come invertitore generico I". Una porta non è un solo transistor.
E: "consideriamo una cascata di N-1 invertitori" . Cascata, come si rileva dal disegno, è una serie.
Ovvero, si tratta di una serie di N-1 gates, a meno che le parole abbiano altro significato.

Se la faccenda riguarda il modo in cui, sul silicio, si implementa un gate in grado di comandare una capacità elevata, non ho sufficienti conoscenze di specifica tecnologia costruttiva per dare un parere.
Se riguarda l'uso di elementi discreti in una applicazione reale (si parla di drive di un clock), vale quello che ho detto prima.

Chiedi al tuo professore un esempio pratico dove questo principio viene applicato. Così potrebbe essere più chiaro.

[spummel]

No probabilmente sono io che ho poche conoscenze ancora ..
So che con "Porta Logica" non si intende un solo transistor ma un insieme di transistor che realizzano una funzione logica booleana .
Detto questo ho appena capito che la porta logica è ignota e viene schematizzata ( come si fa spesso no ? ) con un inverter generico.
Il termine che mi fa strano è "Gate" . Io la uso soltanto quando intendo il gate del Mosfet per questo non capisco quando sostituisci Gate con Mosfet

Modifica : Ho appena letto che sono sinonimi porta logica e gates.

PPS dopo aver riletto tutto, provo a spiegarmi ancor meglio.
L'utilità della soluzione è di migliorare il tempo di propagazione nel caso in cui si supponga un elevato numero di gates ( porte logiche ) collegate all'uscita .
E da lì la soluzione scritta sul libro che però non riesco a capire del tutto .
Ti ringrazio comunque per il contributo

[Brianz]

Nel parlare di scienza e tecnica è necessaria, come in tutte le cose, una certa libertà, elasticità (come quella della lingua anglosassone, almeno parzialmente) e una apertura mentale adeguata, ma non si può prescindere dalla obbligata necessità della precisione dei termini. Altrimenti non si capisce più nulla. Quindi, senza alcuna pretesa, correggo alcune cose:

1.- Meglio dire: l'interno della porta logica può non avere il minimo interesse quando si tratta la funzione (black box) e viene schematizzato con la funzione stessa (che può anche essere qualcosa di diverso da un inverter).

2.- L' elettronica e il tecnologico in generale sono trattati principalmente in lingua inglese (per ragioni molteplici e tutte sufficientemente valide). Quindi occorre conoscere la terminologia in questa lingua. In questa direzione dò ragione ai corsi universitari in inglese: è necessario, purtroppo o meno.

3.- Gate non è = MOSFET. Gate è il terminale di comando del MOSFET. Ma con la parola gate si identificano anche le funzioni logiche o i loro ingressi:
https://en.wikipedia.org/wiki/Logic_gate
https://en.wikipedia.org/wiki/CMOS
https://en.wikipedia.org/wiki/Inverter_(logic_gate)

Quanto agli estratti del libro, ti assicuro che non li ho capiti neppure io. Andrebbero lette con calma le formule e verificate nell' insieme del conteso, ma, , non ho modo di spendere tempo in questa direzione. In attesa di altri commentatori che possano contraddire, ovviamente.

[spummel]

Area, non so ma sembra che tu te la sia presa in qualche modo.
Non ho chiesto nulla di chè anzi ti ho ringraziato più volte per il contributo.
Conosco l'inglese molto bene e come ti ho ribadito , data l'omonimia, non riuscivo a comprendere cosa intendessi dire con la parola gate.
Essendo ancora molto inesperto in materia, è facile confondermi le idee o pensare di non aver capito qualcosa ..
Purtroppo la mia non è una "non" elasticità mentale ma è una voglia di comprendere in modo adeguato e corretto questa materia. Non è colpa mia se il sistema universitario italiano ( o meglio il mio professore ), da spiegazioni 100 volte più incomprensibili , ridotte e con pochi esempi di quelle che ho trovato sul libro. Vorrei farti leggere gli appunti del mio professore per farti capire perché ho dei dubbi nel capire i concetti.
Detto questo capirai che la mia voglia era quella di chiedere aiuto qui cercando qualcuno che potesse darmi una mano perché anche con il supporto del libro non ho ben capito la soluzione al problema proposto.
Spero di sbagliarmi ad aver interpretato il tuo messaggio.

[alev]

Chiedo scusa se mi intrometto...

spummel, non credo che Brianz se la sia presa
Ho letto e riletto tutta la discussione e, al netto di argomenti oltre le mie capacità, credo che Brianz abbia solo voluto mettere in chiaro il corretto uso della nomenclatura tecnica che, ti renderai conto, è fondamentale per capirsi in una tecnologia complessa per conto suo...

[spummel]

Certo!
Chiedo scusa !

[alev]

Scusa di che ...non è successo nulla