Rete di pull-down - CMOS

[Riccardo15]

Salve a tutti, studiando la realizzazione delle gate in logica CMOS, mi sono imbattuto in questa "possibile rete di pull-down", con i fet collegati a triangolo (la trovate in allegato).

Non riesco a comprendere se sia possibile utilizzare tale configurazione, o quale sia la funzione logica realizzata, per poter eventualmente rappresentare anche il pull-up.

Voi che ne pensate?

[IsidoroKZ]

La funzione logica realizzata credo sia questa, gia` semplificata (solo per la parte di pull down, quindi l'uscita o e` a livello basso o ad alta impedenza);



Per fare la parte di pull up o fai tutte le negazioni dell'espressione qui sopra, oppure cerchi una struttura che sia topologicamente duale. Ci ho provato brevemente ma non l'ho trovata

[Riccardo15]

Suppongo tu sia arrivato ad una tale espressione tramite la tavola di verità, ed infatti ho anche io trovato la stessa cosa (ovviamente dopo la minimizzazione della forma normale P). A lasciarmi perplesso però, non è tanto quest'ultimo punto. Il pull-up da tale espressione potrei anche realizzarlo, ciò che più mi stuzzicava era riuscire a trovare qualcosa di topologicamente equivalente.

comunque grazie lo stesso