ADC 6 bit o 8 bit

[gill90]

Sono d'accordo, però credo che Bruno intendesse una specie di ADC completamente flash che non richiedesse nessun segnale "digitale" inteso come stimolo ad alto dv/dt.

Quello che hai messo tu è interessante perché supporta segnali di clock sinusoidali a bassa tensione.

[boiler]

Sono d'accordo, però credo che Bruno intendesse una specie di ADC completamente flash che non richiedesse nessun segnale "digitale" inteso come stimolo ad alto dv/dt.

Sì, probabilmente hai ragione, me ne sono reso conto dopo aver scritto il messaggio.
Ma non dovrebbe essere un problema, se si seguono "le buone abitudini di layout".

Boiler

[EcoTan]

se filtrassi i fronti di salita/discesa?

Però a monte del filtro il disturbo sarebbe sempre presente..
Ma poi perché non mettere un attenuatore analogico? perché distorce? Da quando Armstrong ha inventato la supereterodina, alla linearità dobbiamo comunque rinunziare. D'altra parte la modulazione di frequenza risolve il problema, creandone altri.

[lelerelele]

Anche io, penso che se abbiamo problemi di sisturbi che potrebbero dare problemi digitalmente ad un convertitore, non oso pensare cosa possano dare di problema ad un ingressso analogico di una manciata di ...mV.

Tanto che, se penso ad un semplice microcontrollore, dal quale posso andare ad ottenere una media di un secondo su tutte le letture, i disturbi sarebbero sicuramente bypassati. (Magari non andrebbe bene in questo ambito.)

Non ero a conoscenza di ADC che lavorassero in assenza di clock, quindi con una serie "infinita" di comparatori, specialmente in questo caso, i disturbi sarebbero captati anche con frequenze di 160mhz!

Saluti.

[brabus]

Sono d'accordo, però credo che Bruno intendesse una specie di ADC completamente flash che non richiedesse nessun segnale "digitale" inteso come stimolo ad alto dv/dt.

Sì, probabilmente hai ragione, me ne sono reso conto dopo aver scritto il messaggio.
Ma non dovrebbe essere un problema, se si seguono "le buone abitudini di layout".

Boiler

Confermo, secondo me Bruno può realizzare un eccellente ADC senza che il clock dia problemi di crosstalk. Il segnale di clock può far paura perché siamo abituati a pensare in termini di disturbo a spillo. Io lavorerei sui fronti e magari possiamo pensare a un pesante spread spectrum, facendo generare l'impulso di sample a intervalli pseudo-casuali.

Se la vediamo da un altro punto di vista, le uscite di un ADC completamente asincrono sono di fatto dei segnali di clock a frequenza pseudo-casuale.

[gill90]

Però a monte del filtro il disturbo sarebbe sempre presente..

Vero, però filtrare i disturbi condotti può migliorare molto la situazione. Poi la sorgente inevitabilmente irradierà, però bisogna capire quanto questa componente influisca.
Magari una schermatura è sufficiente, purtroppo non ho così tanta esperienza in questo settore per poter fare queste previsioni...

Anche perché ho sempre pensato che tra le scienze esatte, l'EMC fosse quella un po' meno esatta (perlomeno sulla carta, senza ricorrere a simulazioni FEM).

[BrunoValente]

Intanto grazie a tutti, non immaginavo tanto interesse .

In effetti quello che vorrei è qualcosa di completamente statico, cioè senza oscillazioni di alcun tipo né esterne né interne.

Come ho già detto andrebbe installato in prossimità dell'attenuatore di ingresso di un ricevitore 0-30MHz dove i segnali da ricevere hanno ampiezze anche inferiori al uV ed è per questo che da quelle parti vorrei evitare qualsiasi cosa che oscilli temendo che anche prendendo tutte le precauzioni possibili possa succedere che il segnale del clock si intrufoli nell'ingresso. Servirebbe un'attenuazione del segnale di clock di oltre 120dB tra il convertitore e le parti interne dell'attenuatore, non so se mi spiego!

In effetti l'LM3914 proposto da stefanopc potrebbe essere una soluzione, altrimenti devo rassegnarmi ad utilizzare un convertitore con clock montandolo distante dall'attenuatore e inscatolando sia il convertitore che l'attenuatore con tanto di condensatori passanti, magari anche con 6 fotoaccoppiatori ecc.

Ma con che logica vorresti modificare le attenuazioni e con che velocità?

Non c'è una logica, è un segnale analogico derivato dall'AGC.

L'AGC è una tensione generata al livello del rivelatore che retroazionata su tutti gli stadi che amplificano, sia quelli a radio frequenza che quelli a media frequenza, ne controlla il guadagno per fare in modo che il segnale rivelato abbia un'ampiezza fissa e indipendente dall'ampiezza del segnale in ingresso.

L'azione dell'AGC deve esser in grado di modificare il guadagno dell'intera catena di oltre 100dB perché i segnali in antenna possono avere ampiezze comprese tra frazioni di uV e varie decine di mV.

Le variazioni della tensione di AGC sono lente perché l'aggiustamento del guadagno non deve modificare la modulazione di ampiezza del segnale ricevuto, quindi, siccome la modulazione di ampiezza è in banda audio, la costante di tempo del circuito è dalle parti di 0.1-0.3s, di conseguenza, quando viene sintonizzata una stazione, le variazioni dell'ampiezza del segnale sono minime e mi immagino che l'attenuatore, che varia con step di 0.5dB non serve che sia più veloce di uno step ogni 10ms e per questo credo che l'eventuale incertezza di commutazione che si avrebbe con un convertitore privo di clock non sia un gran problema.

...Purtroppo non credo funzioni cosi', l'uscita dei comparatori non e' istantanea ma dipende dal tempo di arrivo del segnale e dal tempo di propagazione del comparatore piu' i tempi di propagazione dall'uscita fino ai pin. Quindi anche avendo a disposizione l'uscita del comparatore. Immagina una transizione "sfortunata" tipo dal numero 31 al numero 32 in cui hai 5bit che vanno da 1 a 0, non puoi sperare minimamente che questi 5 bit arrivino perfettamente insieme all'uscita e avrai sicuramente dei numeri intermedi indesiderati. Se poi all'uscita dei comparatori ci metti il decoder la faccenda peggiora perche' non tutti i path combinatori sono uguali quindi non sei mai sicuro di quando i 6 bit in uscita sono validi o meno.

Ma non mi trovo con il tuo ragionamento: se si passa da 31 a 32 succede che prima della variazione del segnale di ingresso sono alte le uscite di 31 comparatori e dopo la variazione sono alte le uscite di 32 comparatori, quindi la variazione del segnale di ingresso provoca il cambiamento di stato di un solo comparatore e la stessa cosa avviene per qualsiasi altra variazione del segnale di ingresso, è sempre un solo comparatore alla volta che cambia stato.

Il problema della commutazione non simultanea delle uscite, semmai, c'è solo all'uscita del decoder la cui logica interna non è in grado di commutare più uscite simultaneamente ma comunque i tempi di assestamento sono dell'ordine delle decine di ns al massimo, che per la mia applicazione non creerebbero alcun problema.

ti preoccupano i disturbi radiati o condotti?

Bella domanda, credo ci sia il pericolo di entrambi.

Azzardo una soluzione stupida: visto che la velocità non è una priorità, se filtrassi i fronti di salita/discesa?

Sono d'accordo, ci avevo pensato anch'io, credo possa avere effetto.

..Se la vediamo da un altro punto di vista, le uscite di un ADC completamente asincrono sono di fatto dei segnali di clock a frequenza pseudo-casuale.

Ciao Alberto, hai ragione, però una cosa è un clock a qualche decina di kHz che genera continuamente spifferi, altra cosa sono le commutazioni delle uscite che durante la ricezione di una stazione commutano molto più sporadicamente o non commutano affatto, e poi le uscite si possono filtrare molto, non c'è necessità che commutino velocemente.

Magari una schermatura è sufficiente, purtroppo non ho così tanta esperienza in questo settore per poter fare queste previsioni...

Il problema è proprio questo , è difficile azzeccare previsioni.

[GioArca67]

MAX165 in asynchronous mode. Ha dei latches in uscita che vengono controllati dalla logica interna in modo da evitare glitches in uscita che per la tua applicazione sarebbero assai fastidiosi.

EDIT: non lasciarti spaventare dal pin di clock. Ci puoi mettere un elemento RC e usare l'oscillatore interno.

Boiler

Mi sembra che non vada bene.
Questi son fatti per condividere un bus e quindi mettono le uscite dati in alta impedenza.
Ha bisogno di un segnale di /RD.

Poi è vero che non ha necessità di clock esterno, ma lo genera internamente e lo espone:

un dente di sega che appare sul pin di clock.

Fra l'altro stavo riflettendo proprio su questo punto: ho visto, ma probabilmente mi manca qualcosa, che tutti questi ADC anche se non necessitano di clock esterno lo creano internamente; allora mi chiedo: non è che poi se lo ritrova comunque in giro irradiato per il ricevitore?

Ad ogni modo a mio modesto parere, se mette porte logiche ha dei fronti ed un fronte sono alte frequenze che genera. A me sembra che l'accoppiata digitale - RF ultra low noise non vada molto d'accordo.

magari potrebbe far sì che il rumore sia generato fuori banda, in modo da poterlo agevolmente filtrarlo, anche se in generale io sono dell'idea che meno rumore generi e meglio è.

Fate caso che l'attenuatore che ha scelto prevede di essere operato manualmente, non credo sia un caso.

[BrunoValente]

Per chi fosse interessato voglio precisare una cosa che avevo considerato ovvia quando ho descritto il funzionamento dell'AGC ma che forse ovvia non è: non è solo l'attenuatore digitale di ingresso, quello che vorrei comandare con l'ADC, a regolare il guadagno del ricevitore.

A valle dell'attenuatore di ingresso c'e un mixer attivo che effettua la prima conversione a 45MHz a guadagno fisso dalle parti di 20dB, poi c'è un filtro a cristallo da 45MHz, poi il mixer che effettua la seconda conversione a 455kHz, di seguito i vari filtri di banda commutabili con varie larghezze di banda e ancora di seguito l'amplificatore di media frequenza realizzato con due AD603 in cascata seguendo in parte lo schema proposto nel datasheet.

La tensione di AGC controlla il guadagno agendo in sequenza sui due AD603 e sull'attenuatore di ingresso PE4302 secondo un certo criterio che ottimizza il rumore, ognuno degli AD603 è in grado di variare il suo guadagno di 40dB, il PE4302, come già detto, può variare la sua attenuazione di 31.5dB, perciò complessivamente si ha una variazione di guadagno di 40+40+31.5=111.5dB.

Gli amplificatori di media frequenza AD603 hanno al loro interno un attenuatore digitale a scala per la variazione del guadagno e contengono anche il convertitore AD, per cui si accede al controllo in analogica direttamente con la tensione dell' AGC.

Anche l'attenuatore di ingresso PE4302 basa il suo funzionamento su un attenuatore digitale a scala ma non contiene al suo interno il convertitore AD, per cui dall'esterno si accede in binario su 6 piedini, da qui il mio problema di uniformare il comando dell'attenuatore a quello degli amplificatori di media frequenza per poter controllare il guadagno dell'intera catena in analogico con la tensione dell'AGC.

[boiler]

Mi sembra che non vada bene.
Questi son fatti per condividere un bus e quindi mettono le uscite dati in alta impedenza.
Ha bisogno di un segnale di /RD.

Non sembra essere la soluzione che BrunoValente cerca, ma per completezza, a me sembra di capire che tenendo CS a 1 e RD a 0, questa funzione dovrebbe venir inibita. È però vero che il datasheet è criptico in merito e bisognerebbe chiedere ad Analog Devices o fare una prova.

Boiler