Comparatore fase-frequenza

[BrunoValente]

Ciao a tutti, nel circuito in figura sapreste dirmi quale è lo scopo dei due NOT cerchiati in rosso? forse servono a generare un ritardo del segnale per garantire la stabilità del circuito o qualcosa del genere?

[Etemenanki]

Di solito si, quando progettavo a porte logiche (millenni fa ) lo si faceva per introdurre dei ritardi minimi, alcune decine di nanosecondi in genere, non sufficenti a creare problemi al circuito, ma sufficenti a fare in modo che due (o piu) impulsi fossero sempre distanziati di un minimo l'uno dall'altro e nella giusta sequenza (per evitare che, se un'impulso ad esempio di clock capitava "contemporaneamente" ad uno di segnale o conteggio, non si verificasse incertezza sull'operazione da eseguire)

[BrunoValente]

Sei sicuro che sia questo il caso? il dubbio mi viene perché un ritardo rispetto ai segnali di ingresso già c'è anche senza quei due NOT

[Etemenanki]

Be', dato il circuito, non vedo altre possibilita', probabilmente i ritardi gia presenti non erano sufficenti per rendere quel blocco a prova di errore (o comunque abbastanza stabile) ... mettere due NOT una dietro l'altra senza altro collegato fra le due, non ha molto altro senso.

Li ad esempio riporti il segnale generato dalle uscite all'ingresso delle stesse pote, usando gli HCT04, ad esempio, introduci circa 25nS per porta (50 per la coppia), sufficente per essere sicuro che quando il segnale arriva, le porte e le relative uscite siano in uno stato "stabile" e non creino incertezze al funzionamento.

[boiler]

Quello schema sembra disegnato con l'esplicito scopo di essere incomprensibile (e Comic Sans non aiuta)
Se traduciamo la parte della macchina a stati in qualcosa di piú masticabile otteniamo questo:

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

(nell'immagine mi sembra una specie di JK modificato, ma il succo non cambia)

Le uscite + e - controllano la tensione in ingresso al VCO. Il primo fronte di clock che arriva attiva una delle uscite. Si disattiva quando arriva il fronte sull'altro clock. Le due porte NOT generano un ritardo che determina la durata minima dell'impulso di correzione (per evitare la zona morta quando i segnali sono quasi sincroni).

Boiler

[BrunoValente]

Intanto grazie a Etemenanki e a boiler per le risposte.

Boiler direi che nel tuo schema il ritardo sia necessario per evitare che uno dei due FF si resetti e l'altro no: quando l'uscita della NAND va bassa i due FF dovrebbero resettarsi entrambi contemporaneamente ma di conseguenza l'uscita della Nand torna subito alta e ci torna anche se uno dei due FF non si resetta, quindi se uno dei due FF è più lento dell'altro a resettarsi potrebbe non resettarsi affatto.

Però non mi è chiaro come il tuo schema possa essere equivalente all'originale.

[boiler]

Boiler direi che nel tuo schema il ritardo sia necessario per evitare che uno dei due FF si resetti e l'altro no:

Se il problema fosse questo, un ritardo non ti aiuterebbe perché la durata dell'impulso viene mantenuta dalla linea di ritardo. Si avrebbe comunque solo un reset del FF piú veloce, un po' differito rispetto al secondo fronte di clock.

Però non mi è chiaro come il tuo schema possa essere equivalente all'originale.

Non dico che lo sia al 100%, però ci vedo due FF nello schema originale. Quello sotto è un JK a cui manca un ingresso (che è probabilmente l'1 logico fisso). Quello sopra non lo riconosco, ma la struttura è anche qui quella di un FF, in una delle sue declinazioni.
Poi, visto che un compratore di fase del genere l'avevo realizzato su FPGA, ho fatto 1 + 1 = 2
Comunque sono abbastanza sicuro che il principio di funzionamento sia questo.

Se ti immagini che sig e comp siano quasi sincroni, vedi come quel delay ti garantisce comunque un inpulso. Di solito poi per regolare il VCO si usa una charge pump e questa ha bisogno di un certo settling time. Se l'impulso fosse troppo breve, in vicinanza della sincronia non riuscirebbe a regolare.

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

Potresti provare a chiedere all'autore, magari ti dà una risposta di prima mano:
http://static.gest.unipd.it/~buso/

Boiler

[IlGuru]

Non possono essere anche dei driver per comandare tutte quelle porte che ci sono dietro?

[BrunoValente]

Credo di no perché alla fine è comunque l’uscita di un solo NOT a pilotare tutte le porte

[BrunoValente]

Se il problema fosse questo, un ritardo non ti aiuterebbe perché la durata dell'impulso viene mantenuta dalla linea di ritardo. Si avrebbe comunque solo un reset del FF piú veloce, un po' differito rispetto al secondo fronte di clock.

A me invece pare che l'impulso di reset si allarga proporzionalmente al ritardo di propagazione dei NOT o sbaglio?