Comparatore fase-frequenza

[boiler]

A me invece pare che l'impulso di reset si allarga proporzionalmente al ritardo di propagazione dei NOT o sbaglio?

Sì, hai ragione, c'è un loop, scusa.

Boiler

[BrunoValente]

Figurati

[lelerelele]

strano, ce ne sono ben tre in cascata dopo l'oscillatore, uno mi pareva sufficiente, qua non credo sia per un ritardo.

anche io a colpo d'occhio avrei pensato ad un buffer, ma essendo in cascata non ha senso neanche il buffer.

potrebbe avere senso come squadratore, ma in questo circuito mi pare inutile...

[BrunoValente]

No, evidentemente con 3 in cascata si ottiene il ritardo desiderato.
Tra l'altro proprio ieri, scartabellando tra gli schemi degli strumenti che ho in laboratorio, ho trovato quello di boiler pari pari applicato nei PLL del mio generatore ADRET 3310A

e in questo schema salta fuori un'altra stranezza: il modo in cui hanno collegato l'ingresso J dei due ff dell'SN 7473 che a me pare non possa funzionare ma sicuramente non è un refuso perché lo stesso collegamento è utilizzato in tutti i PLL riportati nei vari schemi nel manuale.

[boiler]

e in questo schema salta fuori un'altra stranezza: il modo in cui hanno collegato l'ingresso J dei due ff dell'SN 7473 che a me pare non possa funzionare

Per il fatto che l'ingresso J e il clock sono lo stesso segnale?
Il timing è rispettato perché sia hold time che setup time possono essere nulli (stando al datasheet). Visto che il fronte attivo è quello negativo, all'ingresso J ci sarà sempre un 1 logico al momento dell'impulso di clock. Non è una soluzione particolarmente elegante, ma a quanto pare funziona

[BrunoValente]

Grazie boiler hai ragione, ero convinto che il 7473 commutasse sul fronte di salita come il 7474 che conosco meglio.

[IsidoroKZ]

Martedi` scorso, di ritorno da un giro nel "grande nord", sono passato da San Francisco dove era in corso la conferenza DAC2025 (design automation conference), dove ho trovato un paio di colleghi digitali duri e puri.

Ho mostrato lo schema iniziale, e senza esitazione hanno risposto "ritardo" per evitare qualche glitch o qualche corsa critica. Uno mi ha detto che quella tecnica era stata la sua tesi di dottorato!

Queste alcune foto dal grande nord, fatte il 21 giugno (una volta iniziava l'estate)

[lelerelele]

Queste alcune foto dal grande nord, fatte il 21 giugno (una volta iniziava l'estate)

spettacolare!

magari si sono sposte le stagioni di un po'

[Jackd]

Per curiosità ho voluto simulare su LTspice 24.1.8
- In basso a Sinistra parametri per cambiare contemporaneamente i valori su tutte le porte. (c'è un piccolo errore, ho indicato con "prop" = "PRopagation Or Port" il tempo della NOT ... per fortuna non ci sono OR in schema ma toccava rieditare il tutto a mano.)
- ho dovuto mettere un ritardo di propagazione diverso tra porta NOT e NAND (rispettivamente 100us e 50us) altrimenti Ltspice dava risultati non congrui, tipo ponendo l'uscita delle porte a 1/2VCC con sovrapposto un disturbo. probabilmente sarebbe bastato anche meno, ma già così ci ha messo un bel po' per la simulazione.

- I due segnali in ingresso partono con 105us e 155us di ritado (ovvero 50us sfasamento + 100us propagazione)

Salvo errori
bonus: Vn016 e Vn012 sono i segnali all'uscita della nand girata verso sinistra A14 e della not A39

bonus 2:

comparatore fase frequenza.zip

(3.23 KiB) Scaricato 84 volte

[BrunoValente]

...Ho mostrato lo schema iniziale, e senza esitazione hanno risposto "ritardo" per evitare qualche glitch o qualche corsa critica. Uno mi ha detto che quella tecnica era stata la sua tesi di dottorato!

Grazie IsidoroKZ.
Belle foto!