Progettare porta logica CMOS

[Carlo1]

Salve ragazzi,ho un piccolo dubbio riguardante tale traccia.
Disegnare lo schema circuitale di una porta logica CMOS che implementi la funzione: Y=(AB+C)D+E (TUTTO NEGATO).
E' possibile dimensionare i transitori in modo che la transizione basso-alto dell'uscita sia 2 volte più lenta di quella alto-basso senza alternare i livelli logici?

Ho fatto il primo punto ,il mio dubbio è sul secondo. Qualcuno può aiutarmi?
Ringrazio anticipatamente

[tonnoto]

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

[Carlo1]

Salve grazie per la risposta però non ho ben compreso.
Per risolvere il problema ho pensato di, moltiplicare per due al numeratore i rapporti d'aspetto dei PMOS della rete pull up e dividere per due al denominatore i rapporti d'aspetto degli NMOS della rete pull down.

[lelerelele]

E' possibile dimensionare i transitori in modo che la transizione basso-alto dell'uscita sia 2 volte più lenta di quella alto-basso senza alternare i livelli logici?

cioè ti riferisci ad un ritardo dei fronti di salita....oppure ad un onda con rampa?

[Carlo1]

tpLH e tpHL cioè ai fronti di salita e di discesa.

[Carlo1]

Risolto,vi ringrazio.