Problema generatori PWL e PULSE

[ireon]

Ragazzi avrei un problema con questi due tipi di generatori. Consideriamo il seguente circuito:

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

La seguente netlist con generatori lineari a tratti per vedere l'andamento della risposta al variare della tensione dei due generatori:

Codice: Seleziona tutto

*porta logica AND

.lib "./elettronica_digitale.lib"

VDC 4 0 DC 5

D1 3 1 D1N4148

D2 3 2 D1N4148

R1 3 4 1k

V1 1 0 PWL(0 0 1.99 0 2.01 5 3.99 5 4.01 0)

V2 2 0 PWL(0 0 0.99 0 1.01 5 1.99 5 2.01 0 2.99 0 3.01 5 3.99 5 4.01 0)

.TRAN 1m 4

.PROBE

.END

Graficamente:



La linea rossa corrisponde a V1, la linea verde a V2, la linea gialla a V_OUT.

In corrispondenza di 2s in uscita dovrei avere circa 0.7V (livello logico basso) invece mi ritrovo, seppur per un periodo di tempo piccolo, un picco ti tensione quando dovrei avere una linea orizzontale in corrispondenza di 0.7V fino a 3V quando entrambi i diodi si interdiscono contemporaneamente determinando in uscita VDC, quindi 5V (livello logico alto)..

[RenzoDF]

... quando dovrei avere una linea orizzontale in corrispondenza di 0.7V fino a 3V...

Perché mai ... "dovresti avere"?

... leggi cosa diceva il mio Professore Malesani

[ireon]

Perché mai ... "dovresti avere"?

L'esercizio l'ho preso dal libro "L'Elettronica di Millman" e nel grafico dell'uscita c'è una linea orizzontale in corrispondenza di 0.7V, non c'è il picco di tensione che mi ritrovo io e non capisco perché visto che la netlist è identica..

[ireon]

Ho provato a togliere il tempo di ritardo in salita e in discesa e in effetti influiva sul picco di tensione che avevo in corrispondenza di 2s, la netlist ora è la seguente:

Codice: Seleziona tutto

*porta logica AND

.lib "./elettronica_digitale.lib"

VDC 4 0 DC 5

D1 3 1 D1N4148

D2 3 2 D1N4148

R1 3 4 1k

V1 1 0 PWL(0 0 2 0 2 5 4 5 4 0)

V2 2 0 PWL(0 0 1 0 1 5 2 5 2 0 3 0 3 5 4 5 4 0)

.TRAN 1m 4

.PROBE

.END

E il grafico:



Però guardando il grafico c'è sempre un leggero ritardo di salita e di discesa anche se io dalle istruzioni non l'ho introdotto. A cosa è dovuto questo ritardo?

[RenzoDF]

Ho provato a togliere il tempo di ritardo in salita e in discesa e in effetti influiva sul picco di tensione che avevo in corrispondenza di 2s, la netlist ora è la seguente:

Premesso che non ho Pspice installato e quindi non posso controllare le tue netlist se non il LTspice, ricordo che anche se Pspice permette di settare il rise time e il fall time a zero, non è consigliabile farlo in quanto:

a) potrebbe causare problemi di convergenza,

b) non corrisponde ad una condizione realistica,

c) non ti fa capire il perché di quel picco.

Picco che non è per nulla "strano" ma è una semplice conseguenza circuitale, ovvero se da una condizione iniziale con V2 alto (D2 interdetto) e V1 basso (D1 in conduzione), V1 comincia a salire, così farà pure l'uscita che "dista" da V1 solo per la caduta diretta su D1; la salita dell'uscita potrà solo essere "fermata" solo da una concorrente discesa di V2, che scendendo sotto il valore di Vout=V1+VD1 porterà D1 in interdizione e D2 in conduzione "trascinando verso il basso" l'uscita, che in questa condizione sarà pari a V2+VD2.

[ireon]

Ok quindi praticamente il grafico della risposta che trovo sul libro è sbagliato.. La netlist è identica e come modello del diodo ho preso quello del libro quindi il grafico della risposta corretta è quello che ho ottenuto io.. Però il circuito dovrebbe comunque funzionare come un AND logico infatti c'è un breve istante di tempo in cui i segnali V1 e V2 sono entrambi a livello alto e di conseguenza visto che l'AND fa il prodotto ci sarà un breve istante in cui in uscita avrò un 1 logico..