Serie di porte logiche CMOS

[DarwinNE]

Se interpreto bene il problema trattato dal testo, l'idea riposa sul fatto che una porta logica CMOS sostanzialmente si ritrova a pilotare carichi capacitivi che la rallentano. Se la capacità da pilotare è troppo grande, il ritardo ottenuto diventa inaccettabile. Per pilotare abbastanza in fretta quest'ultima, bisogna per forza fornire più corrente. Questo si ottiene aumentando l'area dei transistor di uscita. Infatti, più sono grossi i transistor, più la corrente fornita può essere grande (pilotando così facilmente carichi capacitivi anche tostini), però anche loro sono dei carichi (capacitivi) per gli stadi che li devono pilotare. Quindi è conveniente andare per gradi ed ottimizzare il numero di stadi piuttosto che aggiungere un solo inverter e mettere in crisi il tutto.

Il libro fa delle ipotesi e cerca di calcolare una soluzione più o meno ottimale rispetto alle scelte fatte.

Una porta logica non è per forza un invertitore CMOS, però quest'ultimo è la base della tecnologia. Quindi non è fuori luogo trattare il caso "classico" dell'invertitore, pur sapendo che soluzioni diverse possono essere adottate in casi particolari qualora maggiori informazioni fossero disponibili sulle porte in particolare.

A riguardo dei termini, non uso più spesso l'italiano, ma quando ho imparato io queste cose, in Italia si chiamava "gate" quello del MOSFET e le porte logiche si chiamavano "porte logiche". Anche insegnando queste cose in inglese, non vedo perché non bisognerebbe utilizzare il termine italiano quando si parla in italiano, perché questo esiste ed è utilizzato da una vasta e rigorosa letteratura tecnica. Diverso il caso del MOSFET, perché i termini gate, source e drain non li ho proprio mai visti tradotti (ma in francese sì, sia pure parzialmente: "grille" "source" et "drain", e del resto ho visto il transistor chiamato TEC per Transistor à Effet de Champ). Ho anche visto specialisti reputati parlare di "donori" ed "accettori", brutte ed inutili italianizzazioni di termini anglosassoni.

[Brianz]

Confermo.
Non me la sono presa per niente. perché, poi?

Quello che intendevo dire è quello che ha confermato da alev.

Possiamo sapere molto bene una lingua, ma possiamo non sapere bene le terminologie specifiche dei vari settori. Non le sappiamo neanche in italiano, figurati in inglese , per non parale del francese sciovinista o del tedesco dalle maxi parole.
E' solo che, per capirsi bene nell' area tecnica, occorre obbligatoriamente usare un linguaggio preciso quanto si vuol essere precisi nel pensiero. Senza ovviamente diventare pedanti: questo era il senso della "elasticità mentale". Che nell'inglese la rende una lingua "creativa": confronta la pedanteria del bistabile con la leggerezza del flip-flop o gli acronimi come ping o laser, che l'italiano non è in grado di rendere.
Tutto qui.

Comunque, ripeto, se non è mission impossible (conosco l'ambiente skuola molto a fondo...), chiedi al prof una spiega che presenti un uso reale di quanto scrive il libro. Sarà anche giusto, ma in vita mia non ho mai visto mettere inverter in serie per caricare una capacità elevata allo scopo di non deformare i fronti!
Come mi pare dica DarwinNE sembra più un problema di soluzioni costruttive che di uso dei gates.

[spummel]

Grazie nuovamente a tutti.
Si come dice DarwinNE il problema è proprio quello di pilotare tramite una porta logica in tecnologia CMOS un carico elevato .
Sull'effettivo utilizzo di questa soluzione non ne so nulla ( sono uno studente !! ) e molto probabilmente da quel che ho capito, non è una soluzione adottata.

Girovagando un po' su youtube ho trovato questo video


che parla proprio di questa soluzione.
Parla proprio di BUFFER in CMOS e tra le soluzioni c'è proprio questa "Cascata di Inverter".
Se volete, dategli un'occhiata

[oiram92]

Credo (e spero) di aver intuito ciò che chiedi, vediamo se riesco a chiarirti qualche dubbio. Dunque, per semplicità consideriamo un inverter in logica CMOS (suppongo tu abbia già studiato i vantaggi e di conseguenza i motivi per cui la Complementary-MOS ha soppiantato la logica a BJT). Questa è fatta così:

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

I MOS lavorano in modo complementare caricando e scaricando la capacità (ottenuta come somma delle varie capacità parassita e di giunzione). Da questo si capisce che la velocità della porta (quindi la velocità di commutazione, carica e scarica) dipende fondamentalmente da quanto è grande questa capacità e da quanta corrente "tira" il MOS (pnp) durante la carica. Senza scendere troppo nei particolari (anche perché sinceramente non li ricordo ) la scarica del condensatore è mooolto più veloce della carica di conseguenza (solitamente) un fattore determinante la qualità della porta è il rise time (tempo di salita o di carica). Nota: il termine "solitamente" è molto importante e va preso con le pinze soprattutto in vista del fatto che con le attuali tecniche (e sperimentazioni) di lavorazione del silicio si è in grado di ottenere rise time e fall time praticamente identici (tecnica del silicio stressato).

Bene, quindi ipotizzando per semplicità che tempo di salita e di discesa siano uguali avremo delle commutazioni di questo tipo :

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

Questo significa che (a causa del fatto che il condensatore non si carica/scarica istantaneamente) avremo un certo tempo di ritardo nella propagazione del segnale logico (e di conseguenza la porta switcha dopo un certo lasso di tempo). Da questo è evidente che se andiamo a mettere in cascata inverter, ognuno causerà un ritardo di propagazione (supponendo inverter uguali, ognuno con ritardo , avremo un ritardo complessivo pari a ). Inoltre un fattore importantissimo da considerare è il fatto che non ha assolutamente senso progettare una cascata di inverter composta da alcune porte più veloci e da altre più lente perché questo non farebbe cambiare (in meglio) la velocità della porta, ovvero la porta più lenta pregiudica tutta la catena. Questo è il motivo per cui (se ho inteso bene) il tuo libro afferma che è conveniente distribuire in modo più uniforme possibile (in base ai ritardi) le varie porte.

Un ultimo fattore interessante è quello che riguarda il fattore di forma. Come abbiamo detto inizialmente, il tempo di carica e scarica del condensatore dipende (quasi) unicamente dalla velocità con cui i due MOS riescono a caricare/scaricare la capacità equivalente . Notando che la corrente che va a caricare il condensatore è presa dal drain dei MOS e ricordando la corrente di drain è legata al fattore di forma del MOS segue che calibrando bene quest'ultimo si è anche in grado di velocizzare/rallentare lo switch della porta, però..C'è un però, infatti il fattore di forma influenza anche le capacità parassita e quindi (come per ogni circuito) è necessario scendere a compromessi. A riguardo c'è un criterio per scegliere il fattore di forma ideale che si basa sul fatto che è meglio scegliere una (poiché non ci interessa minimizzare l'area occupata dal transistor).

Spero di averti risolto qualche dubbio, se hai altre domande (e se so rispondere) ti risponderò con piacere

[EDIT] Nel frattempo avete già scritto altro

PS: se stai preparando l'esame di Elettronica I ti consiglio di guardare le videolezioni del Prof giuseppe Iannaccone su YouTube è molto molto bravo. Se non potevo inserire il link al suo canale scusatemi

[spummel]

Ciao oiram92
Ti ringrazio per la risposta ma il mio quesito iniziale riguardava la spiegazione dell'utilizzo di inverter in cascata per risolvere problemi di ottimizzazione del tempo di propagazione e forse la discussione ( in generale ) si è leggermente discostata da quel punto.

Allora il problema nasce quando si ha un segnale di uscita di una porta logica e la capacità di carico è estremamente elevata ( tipico caso di una porta logica con Fan_OUT alto ) .
In questo caso vengono usati dei circuiti CMOS tra cui gli inverter come buffer .
Nel video della lezione precedente a quella postata da me, vengono illustrati vari esempi sul miglior modo per ottimizzare i tempi di propagazione con vari tipi di carico tra qui :

1)Quando un inverter CMOS ha come carico un altro inverter ( che non serve nel mio caso )

e quando c'è un grosso carico da pilotare.

Le soluzioni fornite dal libro ( e dal video ) sono

2) di inserire tra l'inverter iniziale e il carico un secondo inverter con fattore di forma M volte maggiore del primo, dove M è anche il rapporto tra CL ( di carico ) e quella CT ( somma delle capacità di uscita del primo inverter e di ingresso del secondo ) . Cosi si è visto che oltre ad occupare molta area, questa soluzione non è adatta a risolvere il problema poiché aumentando di M il fattore di forma del secondo inverter, aumenta anche il valore della capacità di gate e quindi si sposta solo il problema a monte.

3) Formare una catena di inverter dove l'ultimo pilota il carico finale

In pratica questa soluzione prevede più stadi di inverter in serie con un fattore di dimensionamento maggiore costante tra due inverter successivi.
Quello che non mi tornava è il perché questa soluzione funzionasse.
Forse sono riuscito ad ad arrivare alla soluzione grazie a questa porzione di video ( dal minuto 13 )



Poi dalla discussione qui sul forum ho capito ( penso ) che questa soluzione non viene utilizzata...

[oiram92]

Ciao spummel e grazie a te per aver posto questa domanda davvero interessante ho guardato la parte di video che hai suggerito ed ho imparato una cosa nuova (anche io come te sono uno studente). Il ragionamento, alla fine ,non è nemmeno difficile (ho dovuto ascoltare la stessa parte due volte per capire il perché).

In sostanza, (mantenendo la notazione del prof) avremmo potuto ottenere (quasi) lo stesso risultato considerando una cascata di inverter identici, infatti in tal caso :



e di conseguenza il tempo di propagazione sarebbe stato :



tuttavia nasce il problema legato al fatto che la di carico finale è molto grande e quindi l'inverter con dimensionamento caricherebbe molto lentamente questa capacità (ed a dirla tutta sarebbe totalmente inutile adoperare un circuito del genere perché basterebbe un solo inverter per rimpiazzare questa cascata). Lo stratagemma sta nel dimensionare opportunamente le porte logiche in modo che:

1) Ogni inverter della cascata abbia dimensionamento proporzionale a quello del semplice inverter iniziale
2) Mantenedo la proporzionalità, bisogna adoperare dei transistor sempre "più grossi" in modo tale che lo stadio finale della cascata sia in grado di caricare/scaricare in un tempo ragionevolmente breve.

Per ogni porta aggiunta alla rete, inevitabilmente, si incrementa il ritardo di propagazione (e questo è un dato di fatto) tuttavia, dimensionando opportunamente la rete (come spiega il prof) è possibile migliorare (attenzione: non compensare, non c'è nulla di più veloce del singolo inverter, per questo viene preso a modello) il ritardo. Quindi anche qui c'è un compromesso, tuttavia (come si vede dalla tabella finale) i benefici ci sono quindi viene adottata questa soluzione (almeno negli anni 90, forse oggi la logica è cambiata, non saprei..)

[ingmarketz]

Ciao, mi aggiungo anche io nel darti una piccola interpretazione del circuito, se fosse utile (l'avevo scritta stamattina quindi forse ripete un po di commenti gia' fatti da altri, pero' forse c'e' un qualcosa in piu'. ;), spero.)
A suo tempo mi fu insegnato questo circuito alla triennale. Sono passati un po di anni ma ci provo.
Vado diretto al dunque. Il problema nasce quando una porta logica, come ad esempio un invertitore deve pilotare un carico capacitivo molto elevato. Intuitivamente, lo studente penserebbe : ok ci metto un invertitore piu grosso che significa con transistori grossi e quindi in grado di erogare piu corrente cosicche carico e scarico il condensatore di carico velocemente. Putroppo la soluzione non funziona, perche se aumento le dimensioni dei transistor che compongono l inverter poi la capacita' di ingresso dell inverter aumenta con essa e quindi vanifichiamo il tutto. L'idea allora e' di usare una cascata di inverter ed aumentarne gradualmente le dimensioni.
E' important modellare bene il problema, per cui ogni nodo tra due inverter e' caratterizzato da una capacita' che nel tuo caso si chiama Ci (dove i = 1,2,3,...) la quale rappresenta la somma dell capacita' d ingresso dell inverter dello stadio succesivo e la capacita' di uscita dello stadio considerato. La capacita' Ci cresce al crescere di i.
Una interpretazione qualitativa per capire perche questo metodo funziona potrebbe essere il seguente: considera lo stadio i-esimo il tempo di carica e di scarica di Ci dipende dall Ron dell inverter e dalla capacita' Ci , valutabile tramite la costante di tempo : passiamo allo stadio successivo i+1 in questo caso se l'inverter aumenta di un fattore k potremmo dire che la Ron si riduce di un fattore k ma la capacita' Ci+1 e' piu grande di un fattore k , in conclusione la costante di tempo non e' cambiata. Con questo trucco riusciamo a aumentare la dimensione del driver (inverter) senza pesare troppo sul tempo di propagazione che e' tenuto al minimo. Questo funziona solo se la resistenza ON dello stadio i esimo di riduce della stessa quantita' della capacita' Ci +1 e questo avviene solo cercando il fattore G ottimo, tramite i calcoli mostrati nel libro.
Spero di aver dato un interpretazione corretta di quanto mi rircordo a riguardo, e spero possa esserti utile.

[Brianz]

Ho avuto un attimo di tempo per seguire meglio la cosa.
Come supposto, il problema riguarda una tecnica per la realizzazione sul silicio, non certamente l'impiego di gate CMOS integrate.
DI conseguenza il problema corretto non è:"quando una porta logica, come ad esempio un invertitore deve pilotare un carico capacitivo molto elevato".Per questo, realizzare una catena di inverter (ad es 40106) non serve proprio, anzi, dato che non esistono inverter con "dimensioni crescenti".
Il problema reale è: ideare una strategia per costruire un circuito integrato che sia un buffer che possa pilotare un carico capacitivo elevato con il minimo di distorsione del segnale. Qui, allora, lavorando sulle maschere, si potranno realizzare inverter con le caratteristiche scalari volute.

E' un esercizio interessante, ma astratto, nel senso dell' elevata specializzazione che riguarda solo chi lavorerà per una foundry e non va confuso con una realizzazione pratica a discreti.
Serve anche lui, come tutte le cose che fanno lavorare la mente, ma ce ne sono altre più importanti, almeno a mio parere.

[DarwinNE]

E' un esercizio interessante, ma astratto, nel senso dell' elevata specializzazione che riguarda solo chi lavorerà per una foundry e non va confuso con una realizzazione pratica a discreti.
Serve anche lui, come tutte le cose che fanno lavorare la mente, ma ce ne sono altre più importanti, almeno a mio parere.

Non sono del tutto d'accordo. Io ne conosco proprio un bel po' di elettronici che lavorano sul silicio, forse quasi di più di quelli che lavorano con i discreti. Magari non tutti su quel genere di problemi, ma comunque tanta tanta gente che finisce per consegnare dei gds2 per le maschere alla produzione... Non è che la microelettronica va avanti da sola, anzi, è un'ottima opportunità di lavoro...

[spummel]

Brianz, scusa l'ignoranza ma non so quale sia la differenza quando dici "realizzazione sul silicio o l'impiego di CMOS integrate.
Per quello che ho studiato fino ad ora, non conosco i vari processi di produzione .
So soltanto o penso di sapere che i transistor vengono creati su una lastra di silicio .
La mia affermazione può essere anche completamente sbagliata eh, dico soltanto che da quando ho iniziato a studiare elettronica ho sempre pensato che venissero fatti sul silicio. né sui libri che ho adoperato né a lezione ho sentito altri tipi di tecniche!

Se gentilmente qualcuno potrebbe spiegarmi o illustrarmi queste differenze gliene sarei grato